FPGA電源系統(tǒng)設計能夠采用并行工程嗎?

 在開發(fā)過程一開始時，如果設計人員就能夠滿足基于FPGA的設計對電源的要求和約束，這對于系統(tǒng)的最終實現而言是很大的競爭優(yōu)勢。但是，雖然技術文獻在這方面進行了大量的介紹，目前基于FPGA的系統(tǒng)中是否有不實用或者很難實現的東西導致做不到這一點? 盡管可以使用各種開發(fā)工具，例如特別針對FPGA工程的早期功耗估算器和功耗分析器等，電源設計人員最好能夠在設計早期階段，考慮電源系統(tǒng)的最差情況，而不是最佳情況，這是因為在硬件設計完成之后，測量功耗之前，動態(tài)負載需求還有很大的不確定性，會在靜態(tài)低電流狀態(tài)和全速工作狀態(tài)之間波動。

在當今的設計中，采用并行工程(CE)能否為使用FPGA器件的開發(fā)團隊提供一種方法，在其工程中更方便快速的找到并提取出處理性能、材料表(BOM)成本和能效的最佳平衡點? 了解并行工程怎樣影響團隊的設計投入，影響開發(fā)團隊能否在FPGA工程一開始就滿足電源設計要求，以及系統(tǒng)其它部分對電源的要求，這有助于回答這一問題(參考側邊欄目“并行工程”)。

并行工程這種機制支持設計團隊更迅速的發(fā)現并解決一起工作的各學科之間所做假設的分歧問題，實現最終設計。任何設計團隊都很難在設計一開始時就能夠滿足復雜系統(tǒng)的所有要求——結果，更有效的方法是，盡可能早的發(fā)現、識別并解決所做假設的分歧問題，做出設計決定，以盡可能低的成本，采用與工程所需產出最貼近的設計假設和決定替代以前的假設和決定。

設計后期的情況越來越復雜，最差情況下的FPGA電源系統(tǒng)設計能夠采用并行工程實踐嗎? 為回答這一問題，我們需要理解：是什么原因導致FPGA電源系統(tǒng)設計人員面臨如此復雜而且不確定的設計，設計電源時，要做出哪些取舍?

復雜性和不確定性

設計團隊中的每一名成員都體會到復雜性和不確定性——隨著集成度的提高，以及設計的抽象化，復雜性和不確定性也稍有緩和，設計人員還能夠接受和理解這種復雜性，并進行工作。設計即將結束時，每一學科都會對設計有所貢獻，上游設計假設和決定會導致更加復雜和不確定，如果盡早進行協(xié)調和溝通，會減輕這方面的影響。

在越來越復雜的系統(tǒng)中，電源設計是下游學科之一。對于這一情形，讓我們從電源設計人員的角度看一下復雜性和不確定性的來源。影響電源設計的兩個關鍵FPGA規(guī)范是電壓和電流要求。

FPGA電壓要求越來越復雜，這是因為所需要的電源軌越來越多了。以前，內核和I/O單元需要兩個電源軌，還有可能采用第三個用于其他功能，而現在的高端FPGA會需要數十個外部驅動的電源軌。

為什么所需要的電源軌數量會急劇增長? SRAM單元需要的電壓要比內部邏輯門稍高一些，以保證可靠的全速工作，而待機模式的電壓要低一些。工業(yè)標準會鎖定各種I/O單元，以及不同電源的物理接收和發(fā)送接口，這些電源具有不同的供電噪聲限制和電壓電平，因此能夠防止不同的I/O單元共享同一個電源軌，這增加了所需要的電源軌數量。例如，以太網運行的I/O電壓與I2C總線不同。一個是板上總線，另一個是外部總線，但是都能夠在FPGA中實現。降低敏感電路的抖動或者提高噪聲余量會要求更多的電源軌，例如低噪聲放大器、鎖相環(huán)、收發(fā)器以及高精度模擬電路等，因為即使是工作在同樣的電壓下，它們也無法共享含有噪聲分量的電源軌。

除了需要越來越多的電源軌之外，當今的FPGA工作電壓要低于以前的產品代，這對于降低功耗和提高集成度很重要，但是由于電源必須維持要求越來越嚴格的電壓容限，因此，這也提高了復雜度(參見圖1)。例如，在28 nm技術節(jié)點，公開的FPGA內核電壓波紋容限幅度比130 nm制造的FPGA低了一半多。誤差余量百分比從5%降到3%，還會繼續(xù)降到2%。滿足電壓容限要求有助于理解并滿足FPGA電流要求。

圖1.四個技術節(jié)點的平均電壓波紋容限降低了一半多，這對于電源設計人員而言，意味著復雜度提高了。

按照摩爾定律，FPGA電流特性的發(fā)展趨勢也是越來越復雜， FPGA的密度越來越高，外設/功能/IP模塊的數量越來越多——隨著每一技術節(jié)點的發(fā)展，同樣的硅片中，模塊數量加倍。雖然FPGA的供電電壓是恒定的，但是，這些電壓的工作電流卻不是，隨FPGA邏輯的實現方式而波動。

當內部邏輯門或者I/O單元在高電平和低電平之間轉換時，電流會有很大的波動。當FPGA轉換到高處理速率時，吸收的電流會增大，電壓隨之下降。一個良好的電源設計會防止電壓過度下降，不會超出電壓瞬變閾值。相似的，當FPGA轉換到低處理速率時，吸收的電流會下降，電壓會上升，電源設計會防止它超過閾值。簡言之，FPGA設計人員以怎樣的方式在FPGA上實現系統(tǒng)帶來了很多不確定性，會在很大程度上影響電源設計。

這類不確定性會特別影響FPGA系統(tǒng)，部分原因是，使用FPGA的一個關鍵特性是設計人員能夠建立大小任意的處理資源，以及任意數量的冗余處理資源，與軟件編程處理器相比，以更少的時間，更少的功耗解決他們的問題。因此，雖然軟件編程處理器有很多能夠同時工作的處理資源，而FPGA提供了機會來建立特殊的、優(yōu)化的定制處理資源，所以需要定制電源設計。

供電電源

在設計一開始時，理解并管理FPGA設計人員怎樣實現高處理狀態(tài)和低處理狀態(tài)之間的轉換會明顯影響電源設計人員優(yōu)化電源設計，滿足系統(tǒng)電源要求。這不是要求，FPGA中的每一電源軌也不是必須要有自己的供電電源，因為這會增加成本，過多的占用寶貴的電路板空間。相反，電源設計人員可以使用分布式電源網絡，體調節(jié)器對系統(tǒng)電壓進行降壓處理，將其分配給每一個負載點的調節(jié)器，然后，對每一電源軌供電。設計的每一個調節(jié)器能夠在輸入電壓和輸出負載電流變化時提供恒定的輸出電壓(在設計范圍內)。

有兩種基本類型的調節(jié)器：線性和開關調節(jié)器。線性調節(jié)器很容易實現，輸出比較干凈，輸出的噪聲和電壓波紋很小，使用成本也較低，需要的電路板空間比開關穩(wěn)壓器少。但是，其功率轉換效率比開關調節(jié)器低很多，特別是電壓差(輸出相對于輸入)變化時。例如，使用線性調節(jié)器從5V電源產生1V輸出，轉換效率為20%，比開關調節(jié)器85%的轉換效率差很多。

轉換效率是輸出功率與輸入功率之比，較低的效率意味著調節(jié)器占用了很大的功率，而不是FPGA;因此，線性調節(jié)器不如開關調節(jié)器那樣適合大電流工作的FPGA應用——高端FPGA系統(tǒng)中的某些快速I/O節(jié)點會達到80A。此外，浪費的功耗導致溫度上升，影響熱沉或者氣流散熱所需要的空間，難以維持系統(tǒng)元器件的性能不變。作為一般規(guī)則，一平方英寸銅電路板每消耗1W功耗，沒有氣流散熱時，溫度會上升10oC。

開關調節(jié)器功效要比線性調節(jié)器高很多，但是有噪聲代價，即，較大的電壓波紋——電源設計人員需要面對較低的容限閾值這一越來越復雜的難題。對電路板上的開關調節(jié)器組件進行合適的布局是降低電噪聲的關鍵，這也稍微增加了設計難度。

因此，在設計早期階段就知道功率預算對于電源設計人員布放電路板，需要多少電路板空間來高效的使用開關調節(jié)器非常重要，否則會勉強使用低效的線性調節(jié)器。

早期規(guī)劃

大部分FPGA功耗都與FPGA設計人員的實現選擇有關，這會影響系統(tǒng)的開關頻率、輸出負載、供電電壓、互聯數量、互聯開關百分比，以及邏輯和互聯模塊的結構。這些選擇反過來也會影響電源設計人員的選擇以及系統(tǒng)設計的綜合考慮，影響最終系統(tǒng)性能。

好在FPGA電源設計人員有各種工具和方法，在設計早期階段分析功耗。例如，大部分FPGA供應商提供早期功耗估算器和功耗分析器，幫助設計人員建立功耗預算。設計人員可以使用基于軟件的早期功耗估算器——基本上是表格的形式，在設計早期階段匯集邏輯容量和工作速率的數據和假設，以便估算系統(tǒng)會在哪里，用掉多少功率(參見圖2)。

圖2.這一基于軟件的早期功耗估算器所顯示的工作表在所規(guī)劃的FPGA使用情況基礎上，為每一電源軌建議了組件(圖像得到了Altera的授權)。

采用早期功耗估算器，電源設計人員可以估算FPGA中各個子系統(tǒng)的使用情況。在實例工具中，截屏顯示底部的標簽中，提供了工作表來采集每一類資源的功耗，這些資源包括邏輯、存儲器、各種I/O，以及硬件信號處理資源等。這些數據被傳送到工具中的其他工作表。

但是，僅僅估算功耗還不夠——電源設計人員需要設計電源樹，以支持FPGA設計人員使用FPGA。通過估算FPGA設計的靜態(tài)和動態(tài)功耗，工具有助于電源設計人員將功耗需求轉換為相應的電源樹，使得設計能夠符合設計團隊的系統(tǒng)綜合決定，滿足電流和電壓要求。包括圖2所示的實例在內的一些工具，能夠提出滿足設計需求的電源管理器件的建議。估算器體現了FPGA供應商和設計人員多年的經驗，非常有用，可以一直使用它，直到獲得了實際設計指標。

隨著FPGA設計的推進，電源設計人員會開始使用功耗分析器工具，更準確的采集功耗，根據詳細的信息滿足電源要求，例如來自FPGA設計工具的網表輸出，以及設計是怎樣在FPGA中實現的。

功耗估算和分析工具的目的是幫助設計人員為功耗預算提供早期指南。通過早期功耗估算，設計團隊能夠在設計開發(fā)電路板的同時進行FPGA設計，節(jié)省了時間，一旦FPGA設計完成后，能夠有更多的最終電路板設計支持，使得團隊更高效的進行測試和優(yōu)化。

電源設計人員需要在系統(tǒng)硬件集成期間測量并驗證實際FPGA性能，因為性能對實際設計和環(huán)境工作狀態(tài)敏感，可能與估算和分析工具的結果不同。

關于協(xié)商的問題

關于估算和系統(tǒng)集成功率指標會不同的最終免責聲明并沒有帶來多少信心。即使是使用它們時，電源設計人員仍然面臨很大的不確定性。我們兜了一圈又回到FPGA電源設計是否準備好采用并行工程實踐這一問題。

與航空航天和微處理器團隊理解上游設計決定影響下游設計需求的實例相似，理解電源的設計需求受到電路板和FPGA設計人員早期選擇的影響，這就為每一團隊成員提供了機制和機會進行溝通，在確定設計成本之前，協(xié)商怎樣優(yōu)化整個系統(tǒng)，而不是一部分。

從工程一開始，盡可能在設計早期階段，每一名開發(fā)團隊成員盡早進行協(xié)商和溝通的主要好處在于能夠發(fā)現不同領域專家之間所做假設的分歧——在這個例子中，包括電源設計人員、FPGA設計人員，以及電路板設計人員，還有屬于或者影響電路板、FPGA和電源系統(tǒng)的其他系統(tǒng)組件設計人員。在這一點，受影響的團隊可以互相討論、爭辯，甚至爭吵，最終開始并完成這一過程——找到解決辦法并進行協(xié)商，這避免了各種高成本的返工，也避免了在設計后期再改變需求，從而降低了成本。

能夠選擇使用更高效的開關調節(jié)器需要非常準確的提前掌握系統(tǒng)電源要求，這樣，能夠在合適的位置為電源調節(jié)器和組件分配恰當的電路板空間，滿足包括電壓波紋容限要求在內的電源要求。不正確或者不好的功耗預測的結果是使用低效的調節(jié)器滿足電壓波紋需求，但是這一“波紋”導致給設計的其他部分提出了額外的需求，處理大功率電源，更多的進行散熱，甚至使FPGA工作速率低于要求。

功耗估算和分析工具一個重要的優(yōu)點是讓所有人都盡可能早的知道功耗。在現代設計中，FPGA是系統(tǒng)性能和功耗發(fā)展的主要推動力量——結果，也成為電源設計的主要推動力量。從設計過程一開始就與您的電源設計人員協(xié)商，這樣就能夠討論系統(tǒng)優(yōu)缺點，怎樣使用FPGA，然后使用工具，更準確的盡早估算功耗。

在您開始之前就滿足所有系統(tǒng)要求還不足以獲得成功，還在于發(fā)現并盡快放棄不好的位置，以盡可能低的成本，采用能讓工程結果更好的位置替代它們。結果是，您能夠在后續(xù)工程中更早、更準確的預測功耗。

當我參與一些航空航天集成產品團隊工程(我們認為是并行工程)工作時，我們有80-20法則：在設計投入的前20%中，工程成本的80%是固定的。之后，您希望最好是圍繞剩下的20%展開工作。至少我們知道所做的決定對工程最終成本有很大的影響。

表達的不一定完全準確，但是其中卻有智慧。更重要的是，當您困在這80%之前，它給出了提醒，提示可能出現問題，建議與團隊中不同領域的專家合作，否則在工程到達開發(fā)的最終階段時，您會后悔。

側邊欄目：并行工程

國防分析研究院1988報告描述了并行工程，介紹說這是產品及其相關工藝集成并行設計的一種系統(tǒng)性方法，包括了制造和支持。這一方法旨在讓開發(fā)人員從一開始就考慮產品生命周期的所有因素，從概念直至退市，包括質量、成本、計劃和用戶需求等(參考文獻1)。并行工程與其他條目類似，還有些重疊，例如，協(xié)作工程、同步工程，以及集成產品開發(fā)等。

對于歷史上涉及到兩人以上一起工作的每一項工程，某些形式的并行工程很實用，但是現代并行工程依靠信息和通信技術，支持大規(guī)模的多學科開發(fā)團隊一起工作，比以前更快的分享新工程信息。雖然對并行工程的很多描述都強調并行完成設計縮短了產品開發(fā)時間，但是要知道，并行工程最重要的機制是它提供了方法更迅速的發(fā)現并解決一起工作的各學科之間所做假設的分歧問題，實現最終設計。盡早發(fā)現并解決分歧假設問題要比增加成本來協(xié)調并溝通不同的團隊好得多，這是因為產品系統(tǒng)中這些分歧越來越復雜。

航空航天工程最早采用了現代并行工程實踐，旨在發(fā)現團隊之間的分歧，他們負責完成產品的原型開發(fā)、制造和維修。在設計過程中，很多最早發(fā)現的假設分歧出現在上游和下游活動之間。例如，在原型開發(fā)期間作出的決定會很難進行制造或者維護，而且成本高——而如果他們采用稍微不同的方法，就有可能有效的解決這一問題，對下游團隊的任務產生很小的影響。在載人安全系統(tǒng)中，貫穿整個設計過程，盡早發(fā)現并解決分歧假設問題要比增加成本來協(xié)調并溝通不同的團隊好得多。

幾年后，新微處理器的開發(fā)受益于處理器設計人員團隊以及軟件開發(fā)人員之間的盡早進行并行或者協(xié)同開發(fā)投入，團隊提供了軟件開發(fā)工具，例如編譯器。處理器體系結構開始采用判決和特征數據，簡化編譯器開發(fā)人員所作出的假設——結果是更快、更小、更高效的代碼。即使是軟件系統(tǒng)的復雜度和成本在快速增加，選擇不同但是等價體系結構方法的優(yōu)點在于支持實現性能更好的編譯代碼。

在這些情況下，付出額外的努力來與系統(tǒng)開發(fā)團隊的其他成員盡早而且經常的協(xié)調和溝通，不如發(fā)現假設中的錯誤和分歧，其協(xié)商和解決問題的成本更低。