硬件加密，就必須要考慮計算機接口的問題。計算機的接口有許多種，如傳統(tǒng)的串口和并口。串口的出現(xiàn)是在1980年前后，數(shù)據(jù)傳輸率是115～230kb/s，一般用來連接鼠標和外置Modem;并口的數(shù)據(jù)傳輸率比串口快8倍，標準并口的數(shù)據(jù)傳輸率為IMb/s左右，一般用來連接打印機、掃描儀等。早期的軟件狗類加密硬件基本上都是使用并口的，不但極易與打印機沖突，而且容易被破解。要想設計出更可靠更完善的加密硬件，必須采用新的計算機接口。而近年來發(fā)展快速的USB接口技術為硬件加密提供了一條很好的道路。
1 總體方案的提出
設計系統(tǒng)原則是在實用、可靠、經(jīng)濟的原則基礎上，保證系統(tǒng)不僅能滿足應用需要，而且要有靈活性、可擴展性和通用性。該系統(tǒng)有EDA技術、USB 總線協(xié)議、加密算法優(yōu)化組合而成，系統(tǒng)的構成如圖1所示。FPGA的作用之一是和PDIUSBD12進行通信，實現(xiàn)USB協(xié)議，從PDIUSBD12中獲取數(shù)據(jù)并根據(jù)主機的要求發(fā)送數(shù)據(jù)。第二個作用就是加密算法的實現(xiàn)，完成傳送數(shù)據(jù)的加密。
2 USB協(xié)議的實現(xiàn)
2.1 PDIUSBD12簡介
PDIUSBD12是Philips公司的一款較新型的專用USB通信控制芯片，符合USBI.1規(guī)范，是一款高性能USB接口器件，集成了SIE，F(xiàn)IFO存儲器，收發(fā)器以及電壓調整器?？膳c任何外部微控制器/微處理器實現(xiàn)高速并行接口(2 MB/5)，在批量模式和同步模式下均可實現(xiàn)IMB/5的數(shù)據(jù)傳輸速率以及完全自治的直接內存存取DMA操作。
2.2USB控制器的設計
從硬件實現(xiàn)的角度出發(fā)，將PDIUSBD12控制器劃分為分頻器模塊、沿控制器模塊、輸人/輸出切換模塊、設備收發(fā)器模塊和請求處理模塊。當系統(tǒng)的結構設計確定后，對于每個模塊的設計首先要使用硬件描述語言(VHDL)完成系統(tǒng)的描述，然后使用語言級系統(tǒng)仿真及調試工具進行語言級功能仿真與調試。
系統(tǒng)用VHDL語言來描述。VHDL語言是一種結構化語言，他支持結構化設計。結構化設計就是將一個系統(tǒng)劃分為多個子模塊，而每個子模塊又可以繼續(xù)劃分為更多的模塊。首先根據(jù)系統(tǒng)的功能描述，將系統(tǒng)劃分為接口清晰、相互關系簡單的子系統(tǒng)，從而得到系統(tǒng)級的描述。之后，依次對各個子系統(tǒng)(或功能模塊)進行結構設計和描述。逐級細化，最后完成設計。這實際上給出了模塊劃分的方法。在對系統(tǒng)進行劃分時，并不是一次就把系統(tǒng)的所有模塊劃分得非常細致，而是按照層次化的思想自頂向下逐步細化。圖2描述了本處理器的硬件模塊結構框圖，各模塊的功能定義如下:
(1)分頻器模塊
由于PDUSBD12在讀寫時序上有時間限制，例如每次些操作之間的間隔不能小于50 ns，而FPGA的系統(tǒng)時鐘頻率一般都比較高，所以不能直接使用系統(tǒng)時鐘控制PDIUSB12，必須進行分頻。分頻器模塊的功能也就是按照要求有系統(tǒng)時鐘生成所需頻率的時鐘信號。
(2)沿控制器模塊
PDIUSBD12的讀寫操作都各自有一個讀寫控制信號WR-N和RD-N，每次讀寫操作都在對應的控制信號的下降沿觸發(fā)，沿控制模塊的功能就是可控的產(chǎn)生一個下降沿信號，用于控制讀寫操作。
(3)輸入/輸出切換模塊
輸入/輸出切換模塊在整個系統(tǒng)中非常重要，因為FPGA芯片和PDIUSBD12芯片之間的數(shù)據(jù)總線是雙向的總線，所以當讀寫操作之一在進行的時候另一個操作的信號源必須關閉，否則就會造成雙驅動，這不但不能得到正確的數(shù)據(jù)還會損害芯片。輸人/輸出切換模塊的功能就是根據(jù)當前的讀寫狀況控制信號源，保證在一個時刻只有一個信號源驅動總線。
(4)設備收發(fā)器模塊
這個模塊是整個固件的核心模塊，他完成的工作包括配置PDIUSBD12芯片、處理PDIUSBD12產(chǎn)生的中斷、完成從緩存讀取數(shù)據(jù)，并且根據(jù)需要將數(shù)據(jù)通過PDIUSBD12發(fā)送。設備收發(fā)器模塊完成對每個主機請求的解析工作，此外，還要將解析完成的請求數(shù)據(jù)傳遞給請求處理模塊。
(5)請求處理模塊
請求處理模塊的作用是接收設備收發(fā)器模塊解析完成的主機請求，并且決定如何處理此請求。
3 加密算法的實現(xiàn)
3.1 硬件加密的優(yōu)點
隨著信息產(chǎn)業(yè)的發(fā)展，集成電路產(chǎn)業(yè)提供了越來越強大的芯片，現(xiàn)在所有的加密產(chǎn)品都是特定的硬件加密形式。這些加/解密芯片被嵌人到通信線路中，然后對所有通過的數(shù)據(jù)進行加密。雖然軟件加密在今天變得很流行，但是硬件仍然是商業(yè)和軍事應用的主要選擇。
(1)速度
加密算法通常含有很多對明文位的復雜運算，沒有哪類這樣的操作能在一般的計算機上進行。兩種最常用的加密算法，DES和RSA在普通用途的微處理器上運行沒有效率可言。另外，加密常是高強度的計算任務。計算機微處理器對此效率不高，將加密移到芯片上，可以分擔計算機微處理器的工作，使整個系統(tǒng)速度加快。
(2) 安全性
對運行在沒有物理保護的一般的計算機上的每個加密算法，很可能被別有用心的人用各種跟蹤工具密碼修改算法而使任何人都不知道。硬件加密設備可以安全的封裝起來，以避免此類事情的發(fā)生，防篡改盒能防止別人修改硬件加密設備。特殊目的的VLSI芯片可以覆蓋一層化學物質，使得任何企圖對他們內部進行訪問都將導致芯片邏輯的破壞。
(3)易于安裝
大多數(shù)加密應用與普通計算機無關，將專用加密硬件放在電話、傳真機和調制解調器中比放在微處理器或者軟件中要便宜的多。即使當加密數(shù)據(jù)來自計算機時，安裝一個專用加密設備也比修改計算機系統(tǒng)軟件更容易.加密應該是不可見的，他不應該妨礙用戶.對于軟件要做到這點的惟一辦法是將加密程序寫在操作系統(tǒng)軟件的底層，這很不容易。
3.2DES加密算法的實現(xiàn)
DES(DataEncryptionstandard)加密算法在成為加密標準到今天，經(jīng)歷了長期的考驗.實踐證明DES算法的安全性是能夠滿足大部分的安全要求的。采用軟件方式實現(xiàn)的DES算法會在很大程度上占用系統(tǒng)資源，造成系統(tǒng)性能的嚴重下降，而DES算法本身并沒有大量的復雜數(shù)學計算，在加/解密過程和密鑰生成過程中僅有邏輯運算和查表運算，因而，無論是從系統(tǒng)性能還是加/解密速度的角度來看，采用硬件實現(xiàn)都是一個理想的方案。
DES算法設計中的關鍵部分在于5盒的設計、每一輪密鑰的產(chǎn)生和整個16輪加密過程中流水線設計。
根據(jù)實際需求，將加密算法模塊進行獨立設計，如圖3所示為封裝后I/0接口示意圖。
作為輸人接口包括3大部分，系統(tǒng)輸入、數(shù)據(jù)輸人和系統(tǒng)控制。系統(tǒng)輸入主要是時鐘信號輸入ClK和出現(xiàn)異常情況時的系統(tǒng)自動重起信號RST。時鐘信號輸入可以采用加密板卡的系統(tǒng)時鐘，也可以獨立使用自己的時鐘。
這里為了便于擴展和升級，采用跳線方式來選擇時鐘信號，支持兩種時鐘頻率選擇。
數(shù)據(jù)輸人部分包括64位的加密數(shù)據(jù)的輸人data_in[63:o]，64位密鑰的輸入key1[65:o]，key2[63:0]，key3[63:0]和初始化向量rant val[63:0].因為USB總線接口是串行總線，因此從主設備上發(fā)送過來的加密數(shù)據(jù)在進入該加密芯片之前必須用鎖存器保存，而同樣，作為密鑰數(shù)據(jù)也需要鎖存器保存以確保輸人數(shù)據(jù)的完整性。輸出接口主要包括64位的加密數(shù)據(jù)輸出dat_out[63:0]、輸出準備信號ready-out、系統(tǒng)繁忙信號，busy和差錯反饋信號par-err。系統(tǒng)完成數(shù)據(jù)的加密后，會及時通知將ready_out信號由低電平升至高電平，同時busy信號變?yōu)榈碗娖接行?，這樣在后置模塊會根據(jù)ready_out和busy信號來判斷是否應該讀取輸出數(shù)據(jù)。
(1)s盒的實現(xiàn)
s盒是DES算法的一個關鍵，因為在每一輪計算中有8個s盒，而總共16輪加密，則共需要128個s盒，因此s盒的實現(xiàn)效率尤為重要。s盒是一個復雜的非線性函數(shù)，硬件實現(xiàn)時，s盒的實現(xiàn)具有一定難度，其設計實現(xiàn)的好壞是影響算法整體加解密速度的主要因素。在設計中，從資源的角度出發(fā)，應盡可能減少FPGA器件中邏輯單元(LE)、嵌人式陣列塊(EAB)的耗用，但這可能是以降低系統(tǒng)速度為代價。從速度的角度出發(fā)，應最大限度提高系統(tǒng)處理速度，但這樣往往需要較多資源。因此，在大多數(shù)情況下這兩種選擇是矛盾的，需要根據(jù)實際環(huán)境做出權衡。
因此本文遵循的原則是在保證速度的情況下盡量節(jié)約資源。本設計采用VHDL語言中的case語句來直接實現(xiàn)s盒的非線性變換。
(2) 密鑰產(chǎn)生單元的實現(xiàn)
密鑰產(chǎn)生單元由選擇控制電路PC 一1、循環(huán)移位寄存器及壓縮置換電路PC 一2構成。該部分的輸人是64 b初始密鑰;輸出為每次迭代運算用的子密鑰。對于總共16輪循環(huán)運算，每一輪密鑰的使用采用的方式如圖4所示，在初始密鑰輸人的第一個周期產(chǎn)生所有16輪加密需要的不同密鑰同時并行輸出，然后根據(jù)相應的周期順序，每一輪的密鑰輸出采用寄存器向后順延一個時鐘周期作為該輪算法的密鑰輸人。
此種方式的好處是每一輪的密鑰都會在每一輪的運算之前準備，便于采用流水線實現(xiàn)加密過程。本文的設計是將全部16輪密鑰一次性通過多路選擇器產(chǎn)生出來，類似于生成了一個“密鑰池”，然后不同的輪數(shù)依次利用寄存器來保存并跟流水線同步。這里在產(chǎn)生密鑰時因為解密和加密的順序相反，因此解密時是右移產(chǎn)生。
(3) 流水線的實現(xiàn)
流水線是提高數(shù)字電路在單位時間內處理數(shù)據(jù)量的常用方法，他的概念是把在一個時鐘周期內執(zhí)行的邏輯操作分成幾步較小的操作，并在多個較高速的時鐘內完成，如圖5所示。
在這種結構中，與K輪加密對應的組合邏輯被均分為K個部分，并在各個部分之間添加一個額外的寄存器，其余部件與基本結構相同。這些分割得到的組合邏輯電路部分稱為流水線站，每個流水線站執(zhí)行不同的處理步驟。用這種方法，電路可以同時處理多個數(shù)據(jù)塊，提高系統(tǒng)在單位時間內處理的的數(shù)據(jù)量，也就是速度。
在每一個時鐘周期，被部分處理過的數(shù)據(jù)塊移人下一個流水線站，后續(xù)塊則緊跟其上，占據(jù)他原來的位置，也就是說，一個流水線電路可以同時加密與他所含有的流水線站數(shù)量相等的數(shù)據(jù)塊。以這種將循環(huán)展開為流水線的處理方式，展開后的流水線處理周期在理想情況下接近于基本結構處理周期時間的1/K。
本文實現(xiàn)的DES算法數(shù)據(jù)流通路簡單，大部分都是針對位的線性變換;算法的核心部分是16輪的完全相同的線性變換迭代，因此可以循環(huán)展開為16級深度的流水線;在非反饋模式應用時，前后數(shù)據(jù)塊之間沒有相關性，因而不會產(chǎn)生沖突;每一輪運算中需要的子密鑰可以提前生成，隨數(shù)據(jù)流在流水線的前進中提供給各級流水線。
4 結語
采用USB 總線技術與EDA技術相結合的設計思路，使系統(tǒng)設計更靈活，系統(tǒng)升級更容易。實現(xiàn)了軟件平臺的通用化、軟件協(xié)議的標準化、硬件結構的統(tǒng)一化，從而保證了系統(tǒng)的可移植性和可擴展性，為硬件加密系統(tǒng)的設計提供了一種新思路。加密系統(tǒng)實際運行情況表明，系統(tǒng)設計思路正確，系統(tǒng)實時性、加密性能都能達到設計要求。
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