本文研究主要考慮基于CuSn金屬互化物的微凸點(μbump)作為芯片堆疊的手段。系統(tǒng)研究了形成金屬互化物凸點連接的兩種方法。一：瞬時液相(TLP)鍵合，在此過程中，全部Sn焊料熔化，隨后通過與焊料盤的作用及凸點下金屬化層(UMB)轉(zhuǎn)變?yōu)榻饘匍g化合物。這些金屬間化合物的特點是比焊料本身有更高的熔點。這就可以在對金屬間的微連接處沒有破壞的情況下進行多芯片連續(xù)堆疊、封裝構(gòu)成(倒裝芯片，重疊模壓)和封裝裝配。典型的Sn TLP鍵合溫度在240℃以上，高于其熔點232℃。二：固態(tài)擴散(SSD)鍵合，鍵合溫度低于Sn的熔點，一般小于200℃。在此過程中，通過固態(tài)交互擴散形成金屬間化合物，而不是TLP鍵合中的液-固反應(yīng)。另一個不同點是一些未反應(yīng)Sn可能存在于鍵合后的連接中。由于SSD鍵合溫度低于Sn的熔點，它不會在較低階段的堆疊時將焊料連接再熔化，因此也能重復(fù)堆疊另外的各層。但金屬間各相有望隨時間進一步生長，最后將微連接中全部未反應(yīng)的Sn起反應(yīng)。
除了Cu/Sn微凸點(μbump)互連外，實現(xiàn)芯片與芯片互連的另一替代方法是基于銦(In)的精細節(jié)距焊料凸點。銦是非常軟的材料，熔點低(156℃)，但成本高，一般局限于高端成像傳感器一類的特殊應(yīng)用。
實驗
本文全部實驗均用5×5mm2 Imec封裝測試芯片進行。圖1是晶圓上一些關(guān)鍵測試圖形的照片。這些芯片由氧化物介質(zhì)中的標準單大馬士革Cu互連層組成、用氧化物/氮化物層鈍化。用于微凸點互連的測試結(jié)構(gòu)主要是菊花鏈觸點的周邊行。在一種測試芯片中，它們連接總計480個直徑25μm的微凸點連接點，節(jié)距為40μm。另一種測試芯片含有8200個直徑25μm的微凸點陣列，節(jié)距為50μm。微凸點形成工藝是用半加成電鍍技術(shù)。首先依次淀積Ti/Cu籽晶層和光刻膠層。然后進行光刻確定用于微凸點的開口區(qū)域。將光刻膠顯影后，再依次電鍍Cu和Sn，形成微凸點。最后，剝離光刻膠層，將Ti/Cu籽晶層刻蝕掉。
圖1所示測試芯片采用60μm周邊焊盤節(jié)距，并與TSV結(jié)合使用。實現(xiàn)這些TSV所用的工藝有詳細描述。加工TSV前，把晶圓厚度減至50μm。TSV直徑是25μm，深度為50μm。TSV Cu填充和微凸點形成在單一工藝中結(jié)合完成。Ti/Cu籽晶層在TSV刻蝕后淀積于深寬比為2的50μm TSV上。Cu填充前，應(yīng)用10μm厚負光刻膠掩膜層，它允許同時形成Cu填充TSV和Cu/Sn凸點。用Cu填充TSV后，直接鍍一層3.5μm厚Sn層。光刻膠剝離后，用化學(xué)方法除去金屬籽晶層。
測試樣品的鍵合在SET FC-150倒裝芯片鍵合機上溫度為150-250℃時進行。鍵合前應(yīng)用不同的清洗劑(如助溶劑)。鍵合期間加壓(5MPa-150MPa)，鍵合時間3-20分鐘。
鍵合后，測量交織的菊花鏈的電阻和絕緣以檢查互連的電氣性能。有些樣品還送去做X截面SEM檢驗。
結(jié)果
微凸點由焊料凸點和上芯片上的UBM組成?？珊附饘?ldquo;凸點焊盤”(此例中為Cu)置于下面的襯底上。焊料微凸點的使用也是選項，但本實驗未使用。焊料與UBM/可焊金屬的反應(yīng)結(jié)果形成金屬間化合物，因此上下芯片就連接。本研究中，UBM是Cu或Cu/Ni雙金屬層，而焊料凸點或包含純Sn，或包含SnAg。圖2是φ25μm微凸點的光學(xué)干涉測量剖面，在Cu/Ni UBM上形成了SnAg焊料凸點。
由于Sn和Cu的吉布斯(Gibbs)自由能低，二者均易被氧化。實際上發(fā)現(xiàn)，去除氧化物對確保SSD鍵合的金屬間化合物形成至關(guān)重要。一些商用清洗劑(如助溶劑)和稀有機酸在倒裝芯片鍵合過程中清洗Cu和Sn。助溶作用也可以用所謂非流動底層填充料(NUF)提供。優(yōu)點是可與封裝裝配工藝同時進行底層填充工藝。但它們均不能在很低溫度下有效去除氧化物。這使我們的SSD鍵合溫度不能低于150℃。實際上，不同清洗劑的結(jié)合給出了150℃時的最佳鍵合結(jié)果。去除氧化物對于TLP鍵合的重要性不大，此時液態(tài)Sn能潤濕Cu UBM形成金屬間化物。
發(fā)現(xiàn)鍵合壓力是SSD鍵合中形成良好金屬間化物連接的又一重要因素。存在一個約20MPa的下限壓力，低于此值時焊接連接處含有的孔洞一類的缺陷太多，因而電連接不良。但是，150MPa幾乎是上限壓力，高于此值時Sn橫向受到擠壓，能在鄰近的凸點間引起電短路。對40/15μm節(jié)距/間距凸點連接來說，50MPa已足以獲得高良率器件。
與SSD鍵合不同，應(yīng)用于TLP鍵合的壓力要小得多，2.5-10MPa對電良率不產(chǎn)生什么差異。
考慮工藝簡易和連接界面質(zhì)量之間的最佳折中，以NUF鍵合為基礎(chǔ)工藝。這消除了毛細管底層填充的需求。進而通過采用初始高度并行的芯片至晶圓的取放、隨后集中鍵合芯片的方法增加工藝產(chǎn)出。該方法已被證明能用于全200mm晶圓級(圖3)。對于TLP和固態(tài)擴散鍵合方法，40/15μm節(jié)距/間距周邊陣列芯片，獲得了90%以上的器件良率。
對TLP和SSD鍵合時空洞的形成也作了研究。除了由于夾帶清洗劑殘留物形成空洞外，還在Cu3Sn相中觀察到名為柯肯達爾(Kirkendall)空洞的較小亞微米空洞，Cu3Sn相在Cu-Sn鍵合后形成。為了研究制備方法對空洞形成的影響，對不同Cu/Sn/Cu三明治結(jié)構(gòu)做了老化實驗。發(fā)現(xiàn)空洞最初位于Cu和Sn界面處，但隨老化的進展，更多空洞逐步漂離這一表面。在金屬間化物連接中心也能觀察到大量空洞。Cu/Sn/Cu表面薄膜中也發(fā)現(xiàn)柯肯達爾(Kirkendall)空洞，這里三明治薄膜是順次電淀積形成。不過，將微凸點樣品與表面薄膜堆疊(此堆疊持續(xù)老化到全都轉(zhuǎn)換成Cu3Sn相為止)比較時，觀察到在Cu-金屬間化物界面處和在連接中心內(nèi)的空洞形成密度的不同(圖4)。因為Cu/Sn/Cu表面薄膜是用同一電鍍化學(xué)過程淀積的，不過沒有附加還原劑，這些還原劑污染物會增加空洞成核和生長。
最后，我們說明基于CuSn金屬間化物微凸點在用后通孔方法形成的堆疊芯片中的應(yīng)用。節(jié)距為60μm周邊陣列TSV的3D晶圓級封裝(3D-WLP)TSV器件堆疊在匹配的Si襯底上(圖5)。這些器件有菊花鏈連接，以監(jiān)控TSV+微凸點連接的電學(xué)連續(xù)性。觀察到Cu-Sn堆疊工藝具有高良率。
結(jié)論
用精細節(jié)距Cu/Sn微凸點實現(xiàn)薄芯片堆疊。瞬時液相鍵合和固態(tài)擴散鍵合二者均有高電學(xué)良率。
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