EDA中的系統(tǒng)總體組裝電路的VHDL源程序XSKZQ.VHD的仿真

[導(dǎo)讀]從如圖可以看出，當(dāng)SELOUT分別等于0，1，2，3，4，5，6，7時，分別選擇對應(yīng)的輸入數(shù)據(jù)輸出，達到了設(shè)計要求。 如圖 XSKZQ.VHD的仿真圖來源:ks990次