EDA中的系統(tǒng)總體組裝電路的VHDL源程序CNT60.VHD的仿真
[導(dǎo)讀]從如圖可以看出，CNT60。VHD實(shí)現(xiàn)了從0到59的循環(huán)計(jì)數(shù)，每實(shí)現(xiàn)一次59到0的計(jì)數(shù)動(dòng)作，計(jì)數(shù)模塊輸出一個(gè)進(jìn)位信號(hào)。當(dāng)LD端有低電平輸入時(shí)9說(shuō)明置數(shù)信號(hào)（LD）有效，模塊將預(yù)置數(shù)（DATA）56送入計(jì)數(shù)結(jié)果（NUM）中去，計(jì)數(shù)
從如圖可以看出，CNT60。VHD實(shí)現(xiàn)了從0到59的循環(huán)計(jì)數(shù)，每實(shí)現(xiàn)一次59到0的計(jì)數(shù)動(dòng)作，計(jì)數(shù)模塊輸出一個(gè)進(jìn)位信號(hào)。當(dāng)LD端有低電平輸入時(shí)9說(shuō)明置數(shù)信號(hào)（LD）有效，模塊將預(yù)置數(shù)（DATA）56送入計(jì)數(shù)結(jié)果（NUM）中去，計(jì)數(shù)模塊從56開(kāi)始重新計(jì)數(shù)。
如圖 CNT60 VHD模塊仿真圖
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