系統(tǒng)原理框/總體設(shè)計(jì)方案

時(shí)間：2018-06-06 15:25:04

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[導(dǎo)讀]根據(jù)系統(tǒng)的設(shè)計(jì)要求，本系統(tǒng)可分為三大基本組成部分：數(shù)據(jù)采集電路、數(shù)據(jù)運(yùn)算控制電路和數(shù)據(jù)顯示電路?？紤]到FPGA/CPLD具有集成度高，I/0資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)

根據(jù)系統(tǒng)的設(shè)計(jì)要求，本系統(tǒng)可分為三大基本組成部分：數(shù)據(jù)采集電路、數(shù)據(jù)運(yùn)算控制電路和數(shù)據(jù)顯示電路。考慮到FPGA/CPLD具有集成度高，I/0資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)擬用FPGA/CPLD和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測控主體。其中，F(xiàn)PGA /CPLD主要負(fù)責(zé)采集兩個(gè)同頻待測正弦信號(hào)的頻率和相位差所對應(yīng)的時(shí)間差，而單片機(jī)則負(fù)責(zé)讀取FPGA/CPLD采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號(hào)的頻率及兩路同頻正弦信號(hào)之間的相位差，同時(shí)通過功能鍵切換顯示出待測信號(hào)的頻率和相位差。同時(shí)，由于FPGA對脈沖信號(hào)比較敏感，而被測信號(hào)是周期相同、相位不同的兩路正弦波信號(hào)，為了準(zhǔn)確地測出兩路正弦波信號(hào)的相位差及其頻率，我們需要對輸入波形進(jìn)行整形，使正弦波變成方波信號(hào)，并輸入FPGA進(jìn)行處理。綜上所述，整個(gè)系統(tǒng)的總體原理框圖如圖1 所示。