FPGA高性能數(shù)字信號(hào)處理能力的來(lái)源

數(shù)字信號(hào)處理意味著大量的運(yùn)算，而此類(lèi)運(yùn)算分解到最基礎(chǔ)的部分就是乘加結(jié)構(gòu)。DSP處理器之所以有比通用處理器更強(qiáng)大的數(shù)字信號(hào)處理能力也在于其有專(zhuān)門(mén)的乘加結(jié)構(gòu)，所以在執(zhí)行乘加運(yùn)算時(shí)對(duì)指令要求少，執(zhí)行效率高。目前，大多數(shù)DSP處理器架構(gòu)中只有一個(gè)乘加結(jié)構(gòu)的內(nèi)核，在實(shí)現(xiàn)具體算法時(shí)需要串行反復(fù)使用該內(nèi)核。要提高運(yùn)算的能力，主要通過(guò)提高處理器主頻的方法來(lái)達(dá)成。但半導(dǎo)體工藝決定了主頻不能無(wú)限制地提高，而且主頻的提高也會(huì)增加器件的功耗。另一方面，F(xiàn)PGA的結(jié)構(gòu)本質(zhì)上非常適合于并行運(yùn)算，同時(shí)FGPA中擁有多達(dá)幾百個(gè)乘加單元。這樣通過(guò)并行運(yùn)算的方式FGPA就可以達(dá)到更高性能的數(shù)字信號(hào)處理能力，即使使用較低的時(shí)鐘頻率，以圖為例。

圖 串行與并行運(yùn)算比較

計(jì)劃實(shí)現(xiàn)一個(gè)256階的數(shù)字濾波器，用主頻1 GHz的DSP處理器需要256個(gè)時(shí)鐘周期。其運(yùn)算性能是4 Msps；而使用FPGA，選用全并行的實(shí)現(xiàn)方式，則可在一個(gè)時(shí)鐘周期完成該運(yùn)算。即使使用較慢的主頻500 MHz，其運(yùn)算性能也達(dá)到了500 Msps，是DSP處理器的125倍。同時(shí)FPGA的結(jié)構(gòu)可變，在圖，如果設(shè)計(jì)人員不需要如此高性能，則可以通過(guò)減少乘加單元的使用來(lái)達(dá)到性能和使用資源的平衡。

總的來(lái)說(shuō)，在數(shù)字信號(hào)處理應(yīng)用中使用FPGA可以帶來(lái)以下好處。

(1)極高性能的數(shù)字信號(hào)處理能力。

(2)作為協(xié)處理器可以分擔(dān)DSP處理器的大規(guī)模運(yùn)算任務(wù)。

(3)開(kāi)發(fā)人員可以實(shí)現(xiàn)差異性的解決方案。

(4)減少系統(tǒng)成本：FPGA不僅用于信號(hào)處理，還可以實(shí)現(xiàn)接口、邏輯及控制功能。

(5)提供很低的功耗／單位運(yùn)算能力。