典型的系統(tǒng)同步應(yīng)用的數(shù)據(jù)和時(shí)鐘

圖1給出了典型的系統(tǒng)同步應(yīng)用的數(shù)據(jù)和時(shí)鐘關(guān)系，時(shí)鐘周期是10ns。為了更接近實(shí)際，數(shù)據(jù)有效窗口并不等同于整個(gè)周期（PERIOD）時(shí)間。

圖1 系統(tǒng)同步應(yīng)用的數(shù)據(jù)和時(shí)鐘關(guān)系

我們可以這樣來(lái)為其設(shè)置約束：

OFFSET IN 9 ns VALID 8 llb BEEORE SysClk；

運(yùn)行后的結(jié)果可以從datasheet部分報(bào)告中的建立和保持時(shí)間欄列出，如圖2所示。從表格中會(huì)發(fā)現(xiàn)建立時(shí)間要求是1.524 ns，保持時(shí)間要求是-0.82 ns。時(shí)序圖中的陰影部分是我們的時(shí)序要求，很顯然這個(gè)要求窗口在數(shù)據(jù)有效窗口之內(nèi)。因此這個(gè)接口可以正常工作，這也解釋了保持時(shí)間是負(fù)值的意義。

圖2 系統(tǒng)運(yùn)行結(jié)果

圖3和圖4所示分別為時(shí)序分析工具對(duì)系統(tǒng)同步接口約束OFFSET IN BEFORE的詳細(xì)報(bào)告。有多個(gè)重要的部分值得注意，第1部分是約束的頭信息，它報(bào)告了約束的總結(jié)信息；第2部分顯示了時(shí)鐘信息，包括時(shí)鐘到達(dá)時(shí)間。DCM相位移動(dòng)引起的延時(shí)會(huì)在這里以時(shí)鐘到達(dá)時(shí)間的形式顯示，有些設(shè)計(jì)者通常會(huì)錯(cuò)誤地在時(shí)鐘路徑中尋找DCM相移值；第3部分是時(shí)鐘不確定表格，有些設(shè)計(jì)者在這個(gè)表格中看到相位錯(cuò)誤值（Phase Error）以后通常會(huì)誤認(rèn)為設(shè)計(jì)有問(wèn)題，其實(shí)這個(gè)Phase Error僅僅代表了DCM／PLL的輸入／輸出時(shí)鐘之間的相位差別。報(bào)告中還列出了詳細(xì)的路徑分析，可以看到其中有很多帶下劃線的鏈接，如圖4所示，這些鏈接可以提供更多交互的信息。單擊UCF語(yǔ)句的鏈接（報(bào)告中的第1部分）輯器編輯原來(lái)的約束。單擊延時(shí)路徑中的元件或連線的名稱，會(huì)在Floorplan的基本元件或布線情況。