PLA可編程邏輯陣列的特點是具有可編程的“與”門陣列和“或”門陣列。PAL的可編程陣列邏輯只有“與”門陣列是可編程的,而“或”門陣列是固定的,即不可以編柙 困此PLA結(jié)構(gòu)可以提供更多的共享通道資源,對設(shè)計者來說可以節(jié)省更多的邏輯資源。用同樣規(guī)模的器件,可以實現(xiàn)更多的邏輯設(shè)計,從而有效地降低成本.
例如,為了實現(xiàn)X=A&B#C和Y=A&B#!C邏輯結(jié)構(gòu),在PAL和PLA的邏輯陣列中所伙用的資源完全不同,如圖1所示。
每個功能杖塊內(nèi)包含-個40×56的PLA陣列,如圖2所示.來自功能摸塊的40個輸入信號,每個信號還有-個反向信號通道。實際上,與陣列相當(dāng)于-個80×56的可編程“與”矩陣。每一個宏單元的信號利用集合項(Sum Terms),可將56個乘積項的輸出求和后作為宏單元的控制輸入。
56個乘積項的輸出經(jīng)過可編程的“或”陣列后分成56個乘積項控制信號。
(1)49個乘積項輸出:可用于其他宏單元的PTA(宏單元的置位和復(fù)位控制信號分量)、PTB(宏單元的輸出使能控制信號分量)及PTC(宏單元的時鐘使能或乘積項時鐘控制分量)。
(2)4個乘積項控制信號:CTC(時鐘控制項)信號可用于該功能模塊中所有宏單元的時鐘信號控制分量,CTR(復(fù)位控制項)信號可用于該功能模塊中所有宏單元的復(fù)位端控制分量,CTS(置位控制項)信號可用于該功能模塊中所有宏單元的置位端控制分量,CTE(輸出使能控制項)信號可用于該功能模塊中所有宏單元的輸出使能控制分量。
(3)3個乘積項用于指定某個宏單元的控制信號PTA(宏單元的置位和復(fù)位控制信號分量)、PTB(宏單元的輸出使能控制信號分量)和PTC(宏單元的時鐘使能或乘積項時鐘控制分量)。
由此看出,CoolRunner-II可提供非常豐富的邏輯和共享布線資源。此外,乘積項陣列還具有高速特性,其傳輸延遲僅為0.3ns。
圖1 PAL和PLA結(jié)構(gòu)比較
圖2 功能模塊中的PLA陣列
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