降低FPGA功耗的設(shè)計(jì)

數(shù)據(jù)使能

當(dāng)總線上的數(shù)據(jù)與寄存器相關(guān)時(shí)，經(jīng)常使用片選或時(shí)鐘使能邏輯來控制寄存器的使能。進(jìn)一步來說，盡早對(duì)該邏輯進(jìn)行“數(shù)據(jù)使能”，以阻止數(shù)據(jù)總線與時(shí)鐘使能寄存器組合邏輯之間不必要的轉(zhuǎn)換，如圖 1 所示。紅色波形表示原設(shè)計(jì)；綠色波形表示修改后的設(shè)計(jì)。

另一種選擇是在電路板上而不是在芯片上進(jìn)行這種“數(shù)據(jù)使能”。以盡可能減小處理器時(shí)鐘周期。此概念是使用 CPLD 從處理器卸載簡單任務(wù)，以便使其更長時(shí)間地處于待機(jī)模式。

讓我們來看一個(gè)在狀態(tài) 7 和狀態(tài) 8 之間頻繁進(jìn)行狀態(tài)轉(zhuǎn)換的狀態(tài)機(jī)。如果您為該狀態(tài)機(jī)選擇二進(jìn)制編碼，將意味著對(duì)于每次狀態(tài) 7 和狀態(tài) 8 之間的狀態(tài)轉(zhuǎn)換，將有四位需要改變狀態(tài)，如表 1 所示。如果狀態(tài)機(jī)采用格雷碼而不是二進(jìn)制碼來設(shè)計(jì)，則這兩個(gè)狀態(tài)之間的轉(zhuǎn)移所需的邏輯轉(zhuǎn)換的數(shù)量將降至僅一位。另外，如果將狀態(tài) 7 和 8 分別編碼為 0010 和 0011，也可以達(dá)到同樣的效果。

　　時(shí)鐘管理

在一個(gè)設(shè)計(jì)的所有吸收功耗的信號(hào)當(dāng)中，時(shí)鐘是罪魁禍?zhǔn)?。雖然一個(gè)時(shí)鐘可能運(yùn)行在 100 MHz，但從該時(shí)鐘派生出的信號(hào)卻通常運(yùn)行在主時(shí)鐘頻率的較小分量（通常為 12% ~ 15%）。此外，時(shí)鐘的扇出一般也比較高——這兩個(gè)因素顯示，為了降低功耗，應(yīng)當(dāng)認(rèn)真研究時(shí)鐘。

如果設(shè)計(jì)的某個(gè)部分可以處于非活動(dòng)狀態(tài)，則可以考慮使用一個(gè) BUFG-MUX 來禁止時(shí)鐘樹翻轉(zhuǎn)，而不是使用時(shí)鐘使能。時(shí)鐘使能將阻止寄存器進(jìn)行不必要的翻轉(zhuǎn)，但時(shí)鐘樹仍然會(huì)翻轉(zhuǎn)，消耗功率。不過采用時(shí)鐘使能總比什么措施也沒有強(qiáng)。

隔離時(shí)鐘以使用最少數(shù)量的信號(hào)區(qū)。不使用的時(shí)鐘樹信號(hào)區(qū)不會(huì)翻轉(zhuǎn)，從而降低該時(shí)鐘網(wǎng)絡(luò)的負(fù)載。仔細(xì)布局可以在不影響實(shí)際設(shè)計(jì)的情況下達(dá)到此目標(biāo)。

對(duì) FPGA 顯然也可以使用同一概念。雖然 FPGA 不一定擁有待機(jī)模式，但使用一個(gè) CPLD 中途欄截總線數(shù)據(jù)并有選擇地將數(shù)據(jù)饋送到 FPGA 也可以省去不必要的輸入轉(zhuǎn)換。

CoolRunner-II CPLD 包含一種稱為“數(shù)據(jù)門控”的功能，可以禁止引腳上的邏輯轉(zhuǎn)換到達(dá) CPLD 的內(nèi)部邏輯。該數(shù)據(jù)門控使能可通過片上邏輯或引腳來控制。

狀態(tài)機(jī)設(shè)計(jì)

根據(jù)預(yù)測的下一狀態(tài)條件列舉狀態(tài)機(jī)，并選擇常態(tài)之間轉(zhuǎn)換位較少的狀態(tài)值。這樣，您就能夠盡可能減少狀態(tài)機(jī)網(wǎng)絡(luò)的轉(zhuǎn)換量（頻率）。確定常態(tài)轉(zhuǎn)換和選擇適當(dāng)?shù)臓顟B(tài)值，是降低功耗且對(duì)設(shè)計(jì)影響較小的一種簡單方法。編碼形式越簡單（一位有效編碼或格雷碼），使用的解碼邏輯也會(huì)越少。