pcb設(shè)計(jì)信號(hào)失真常被忽視的來源

多年以來，工程師們開發(fā)了幾種方法來處理引起PCB設(shè)計(jì)中高速數(shù)字信號(hào)失真的噪音。隨著設(shè)計(jì)技術(shù)與時(shí)俱進(jìn)，我們應(yīng)對(duì)這些新挑戰(zhàn)的技術(shù)復(fù)雜性也日益增加。目前，數(shù)字設(shè)計(jì)系統(tǒng)的速度按GHz計(jì)，這個(gè)速度產(chǎn)生的挑戰(zhàn)遠(yuǎn)比過去顯著。由于邊緣速率以皮秒計(jì)，任何阻抗不連續(xù)、電感或電容干擾均會(huì)對(duì)信號(hào)質(zhì)量造成不利影響。盡管有各種來源會(huì)造成信號(hào)干擾，但一個(gè)特別而時(shí)常被忽視的來源就是過孔。
簡(jiǎn)單過孔中的隱患
高密度互連（HDI）、高層數(shù)印刷電路板和厚背板/中間板中的過孔信號(hào)會(huì)受到更多抖動(dòng)、衰減和更高誤碼率（BER）的影響，導(dǎo)致數(shù)據(jù)在接收端被錯(cuò)誤解釋。
以背板和子卡為例。當(dāng)遇到阻抗不連續(xù)時(shí)，焦點(diǎn)在于這些板子與母卡之間的連接器。通常情況下，這些連接器在阻抗方面非常匹配，不連續(xù)實(shí)際源自過孔。
隨著數(shù)據(jù)速率的增加，由鍍通孔（PTH）過孔結(jié)構(gòu)引起的失真量也會(huì)增加——通常以遠(yuǎn)高于相關(guān)數(shù)據(jù)速率增量的指數(shù)級(jí)速率增加。例如，一個(gè)PTH過孔在6.25Gb/s時(shí)的失真通常比在3.125Gb/s時(shí)產(chǎn)生的失真大兩倍以上。
在底層和頂層出現(xiàn)的不需要的過孔殘段延伸層，使過孔顯示為較低的阻抗不連續(xù)性。工程師們克服這些過孔額外電容的一個(gè)方法是，將其長(zhǎng)度最小化，從而減小其阻抗。這就是背鉆的由來。

長(zhǎng)過孔殘段信號(hào)失真［1］

使用背鉆技術(shù)
通過清除過孔殘段，背鉆已被廣泛認(rèn)為是把通道信號(hào)衰減降到最低程度的簡(jiǎn)單而有效的方法。該技術(shù)被稱為定深鉆孔，它采用傳統(tǒng)的數(shù)控（NC）鉆孔設(shè)備。同時(shí)，該技術(shù)可應(yīng)用于任何類型的電路板，而不只是像背板一樣的厚板。
相對(duì)于原始過孔，背鉆法使用的鉆頭直徑稍大，以便移除不需要的導(dǎo)體殘段。該鉆頭通常比主鉆規(guī)格大8mil，但許多制造商都能滿足更嚴(yán)格的規(guī)格。
需要記住的是，距離走線與平面的間距需要足夠大，以保證背鉆程序不會(huì)穿透附近的走線和平面。為避免穿透走線和平面，建議間距為10mil。
一般而言，通過背鉆減少過孔殘段的長(zhǎng)度有許多好處，包括：
按數(shù)量級(jí)降低確定性抖動(dòng)，使得誤碼率更低。
通過改善的阻抗匹配降低信號(hào)衰減。
降低來自殘段的電磁干擾/電磁兼容性輻射，并增加通道帶寬。
降低共振勵(lì)磁模式和過孔間串?dāng)_。
以比順序?qū)訅悍ǜ偷闹圃斐杀?，將設(shè)計(jì)和布局影響降到最低。
背鉆橫截面

通過背鉆溝通設(shè)計(jì)意圖

隨著背鉆技術(shù)在高密度互連和高速設(shè)計(jì)應(yīng)用中的頻繁使用，此方法也帶來了可靠性問題。其中一部分問題包括缺乏設(shè)計(jì)指南、制造公差、以及如何確保將設(shè)計(jì)意圖良好地傳達(dá)到制造單位。
那么，如何確保您的制造商擁有背鉆目標(biāo)過孔和鍍通孔元件需要的所有信息？如何保持跟蹤整個(gè)設(shè)計(jì)過程中背鉆規(guī)格的多個(gè)級(jí)別？
其實(shí)需要的東西非常簡(jiǎn)單：集成到設(shè)計(jì)規(guī)則中的簡(jiǎn)單可視化配置工具，使您能為所選對(duì)象指定不同的背鉆配置。然后，就可以讓了解哪些過孔需要背鉆的軟件來幫您干活了。