基于信號完整性分析的高速數(shù)字PCB的設(shè)計方法

本文介紹了一種基于信號完整性計算機分析的高速數(shù)字信號PCB板的設(shè)計方法。在這種設(shè)計方法中，首先將對所有的高速數(shù)字信號建立起PCB板級的信號傳輸模型，然后通過對信號完整性的計算分析來尋找設(shè)計的解空間，最后在解空間的基礎(chǔ)上來完成PCB板的設(shè)計和校驗。

隨著集成電路輸出開關(guān)速度提高以及PCB板密度增加，信號完整性已經(jīng)成為高速數(shù)字PCB設(shè)計必須關(guān)心的問題之一。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不工作。

如何在PCB板的設(shè)計過程中充分考慮到信號完整性的因素，并采取有效的控制措施，已經(jīng)成為當(dāng)今PCB設(shè)計業(yè)界中的一個熱門課題。基于信號完整性計算機分析的高速數(shù)字PCB板設(shè)計方法能有效地實現(xiàn)PCB設(shè)計的信號完整性。

1. 信號完整性問題概述

信號完整性(SI)是指信號在電路中以正確的時序和電壓作出響應(yīng)的能力。如果電路中信號能夠以要求的時序、持續(xù)時間和電壓幅度到達(dá)IC，則該電路具有較好的信號完整性。反之，當(dāng)信號不能正常響應(yīng)時，就出現(xiàn)了信號完整性問題。從廣義上講，信號完整性問題主要表現(xiàn)為5個方面：延遲、反射、串?dāng)_、同步切換噪聲(SSN)和電磁兼容性(EMI)。

延遲是指信號在PCB板的導(dǎo)線上以有限的速度傳輸，信號從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個傳輸延遲。信號的延遲會對系統(tǒng)的時序產(chǎn)生影響，在高速數(shù)字系統(tǒng)中，傳輸延遲主要取決于導(dǎo)線的長度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。

另外，當(dāng)PCB板上導(dǎo)線(高速數(shù)字系統(tǒng)中稱為傳輸線)的特征阻抗與負(fù)載阻抗不匹配時，信號到達(dá)接收端后有一部分能量將沿著傳輸線反射回去，使信號波形發(fā)生畸變，甚至出現(xiàn)信號的過沖和下沖。信號如果在傳輸線上來回反射，就會產(chǎn)生振鈴和環(huán)繞振蕩。

由于PCB板上的任何兩個器件或?qū)Ь€之間都存在互容(mutual capacitance)和互感，當(dāng)一個器件或一根導(dǎo)線上的信號發(fā)生變化時，其變化會通過互容和互感影響其它器件或?qū)Ь€，即串?dāng)_。串?dāng)_的強度取決于器件及導(dǎo)線的幾何尺寸和相互距離。

當(dāng)PCB板上的眾多數(shù)字信號同步進(jìn)行切換時(如CPU的數(shù)據(jù)總線、地址總線等)，由于電源線和地線上存在阻抗，會產(chǎn)生同步切換噪聲，在地線上還會出現(xiàn)地平面反彈噪聲(簡稱地彈)。SSN和地彈的強度也取決于集成電路的IO特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式。

另外，同其它的電子設(shè)備一樣，PCB也有電磁兼容性問題，其產(chǎn)生也主要與PCB板的布局和布線方式有關(guān)。

2. 傳統(tǒng)的PCB板設(shè)計方法

在傳統(tǒng)的設(shè)計流程中，PCB的設(shè)計依次由電路設(shè)計、版圖設(shè)計、PCB制作、測量調(diào)試等步驟組成。在電路設(shè)計階段，由于缺乏有效的對信號在實際PCB板上的傳輸特性的分析方法和手段，電路的設(shè)計一般只能根據(jù)元器件廠家和專家建議及過去的設(shè)計經(jīng)驗來進(jìn)行。所以對于一個新的設(shè)計項目而言，通常都很難根據(jù)具體情形作出信號拓?fù)浣Y(jié)構(gòu)和元器件的參數(shù)等因素的正確選擇。

在PCB版圖設(shè)計階段，同樣因為很難對PCB板的元器件布局和信號布線所產(chǎn)生的信號性能變化作出實時分析和評估，所以版圖設(shè)計的好壞更加依賴于設(shè)計人員的經(jīng)驗。在PCB板制作階段，由于各PCB板及元器件生產(chǎn)廠家的工藝不完全相同，所以PCB板和元器件的參數(shù)一般都有較大的公差范圍，使得PCB板的性能更加難以控制。

在傳統(tǒng)的PCB設(shè)計流程中，PCB板的性能只有在制作完成后才能夠通過儀器測量來評判。在PCB板調(diào)試階段中發(fā)現(xiàn)的問題，必須等到下一次PCB板設(shè)計中加以修改。但更為困難的是，有些問題往往很難將其量化成前面電路設(shè)計和版圖設(shè)計中的參數(shù)，所以對于較為復(fù)雜的PCB板，一般都需要通過反復(fù)多次上述的過程才能最終滿足設(shè)計要求。

可以看出，采用傳統(tǒng)的PCB設(shè)計方法，產(chǎn)品開發(fā)周期較長，研制開發(fā)的成本也相應(yīng)較高。

3. 基于信號完整性分析的PCB設(shè)計方法

基于信號完整性計算機分析的PCB設(shè)計流程如圖2所示。與傳統(tǒng)的PCB設(shè)計方法相比，基于信號完整性分析的設(shè)計方法具有以下特點：

在PCB板設(shè)計之前，首先建立高速數(shù)字信號傳輸?shù)男盘柾暾阅Ｐ汀?

根據(jù)SI模型對信號完整性問題進(jìn)行一系列的預(yù)分析，根據(jù)仿真計算的結(jié)果選擇合適的元器件類型、參數(shù)和電路拓?fù)浣Y(jié)構(gòu)，作為電路設(shè)計的依據(jù)。

在電路的設(shè)計過程中，將設(shè)計方案送交SI模型進(jìn)行信號完整性分析，并綜合元器件和PCB板參數(shù)的公差范圍、PCB版圖設(shè)計中可能的拓?fù)浣Y(jié)構(gòu)和參數(shù)變化等因素，計算分析設(shè)計方案的解空間。

在電路設(shè)計完成后，各高速數(shù)字信號應(yīng)該都具有一個連續(xù)的、可實現(xiàn)的解空間。即當(dāng)PCB及元器件參數(shù)在一定的范圍內(nèi)變化、元器件在PCB板上的布局以及信號線在PCB板上的布線方式具有一定的靈活性的情況下，仍然能夠保證對信號完整性的要求。

PCB版圖設(shè)計開始之前，將獲得的各信號解空間的邊界值作為版圖設(shè)計的約束條件，以此作為PCB版圖布局、布線的設(shè)計依據(jù)。

在PCB版圖設(shè)計過程中，將部分完成或全部完成的設(shè)計送回SI模型進(jìn)行設(shè)計后的信號完整性分析，以確認(rèn)實際的版圖設(shè)計是否符合預(yù)計的信號完整性要求。若仿真結(jié)果不能滿足要求，則需修改版圖設(shè)計甚至電路設(shè)計，這樣可以降低因設(shè)計不當(dāng)而導(dǎo)致產(chǎn)品失敗的風(fēng)險。

在PCB設(shè)計完成后，就可以進(jìn)行PCB板制作。PCB板制造參數(shù)的公差范圍應(yīng)在信號完整性分析的解空間的范圍之內(nèi)。

當(dāng)PCB板制造好后，再用儀器進(jìn)行測量調(diào)試，以驗證SI模型及SI分析的正確性，并以此作為修正模型的依據(jù)。

在SI模型以及分析方法正確的基礎(chǔ)上，通常PCB板不需要或只需要很少的重復(fù)修改設(shè)計及制作就能夠最終定稿，從而可以縮短產(chǎn)品開發(fā)周期，降低開發(fā)成本。

4. 信號完整性分析模型

在基于信號完整性計算機分析的PCB設(shè)計方法中，最為核心的部分就是PCB板級信號完整性模型的建立，這是與傳統(tǒng)的設(shè)計方法的區(qū)別之處。

SI模型的正確性將決定設(shè)計的正確性，而SI模型的可建立性則決定了這種設(shè)計方法的可行性。

4.1. PCB設(shè)計的SI模型

在電子設(shè)計中已經(jīng)有多種可以用于PCB板級信號完整性分析的模型。其中最為常用的有三種,分別是SPICE、IBIS和Verilog-A。

a. SPICE模型

SPICE是一種功能強大的通用模擬電路仿真器。現(xiàn)在SPICE模型已經(jīng)廣泛應(yīng)用于電子設(shè)計中，并且衍生出兩個主要的版本：HSPICE和PSPICE，HSPICE主要應(yīng)用于集成電路設(shè)計，而PSPICE主要應(yīng)用于PCB板和系統(tǒng)級的設(shè)計。

SPICE模型由兩部分組成：模型方程式(Model Equations)和模型參數(shù)(Model Parameters)。由于提供了模型方程式，因而可以把SPICE模型與仿真器的算法非常緊密地聯(lián)接起來，可以獲得更好的分析效率和分析結(jié)果。

采用SPICE模型在PCB板級進(jìn)行SI分析時，需要集成電路設(shè)計者和制造商提供詳細(xì)準(zhǔn)確描述集成電路I/O 單元子電路的SPICE模型和半導(dǎo)體特性的制造參數(shù)。由于這些資料通常都屬于設(shè)計者和制造商的知識產(chǎn)權(quán)和機密，所以只有較少的半導(dǎo)體制造商會在提供芯片產(chǎn)品的同時提供相應(yīng)的SPICE模型。

SPICE模型的分析精度主要取決于模型參數(shù)的來源(即數(shù)據(jù)的精確性)，以及模型方程式的適用范圍。而模型方程式與各種不同的數(shù)字仿真器相結(jié)合時也可能會影響分析的精度。除此之外，PCB板級的SPICE模型仿真計算量較大，分析比較費時。

b. IBIS模型

IBIS模型最初是由Intel公司開發(fā)專門為用于PCB板級和系統(tǒng)級的數(shù)字信號完整性分析的模型。現(xiàn)在由IBIS開放論壇管理，并且成為了正式的工業(yè)標(biāo)準(zhǔn)(EIA/ANSI 656-A)。

IBIS模型采用I/V和V/T表的形式來描述數(shù)字集成電路I/O單元和引腳的特性。由于IBIS模型無需描述I/O 單元的內(nèi)部設(shè)計和晶體管制造參數(shù)，因而得到了半導(dǎo)體廠商的歡迎和支持。現(xiàn)在各主要的數(shù)字集成電路制造商都能夠在提供芯片的同時提供相應(yīng)的IBIS模型。

IBIS模型的分析精度主要取決于I/V和V/T表的數(shù)據(jù)點數(shù)和數(shù)據(jù)的精確度。由于基于IBIS模型的PCB板級仿真采用查表計算，因而計算量較小，通常只有相應(yīng)的SPICE模型的1/10到1/100。

c. Verilog-AMS模型和VHDL-AMS模型

Verilog-AMS和VHDL-AMS出現(xiàn)還不到4年，是一種新的標(biāo)準(zhǔn)。作為硬件行為級的建模語言，Verilog-AMS和VHDL-AMS分別是Verilog和VHDL的超集，而Verilog-A則是Verilog-AMS的一個子集。

與SPICE和IBIS模型不同的是，在AMS語言中是由用戶來編寫描述元器件行為的方程式。與IBIS模型相類似，AMS建模語言是獨立的模型格式，可以應(yīng)用在多種不同類型的仿真工具中。AMS方程式還能夠在多種不同的層次上來編寫：晶體管級、I/O 單元級、I/O 單元組等。

由于Verilog-AMS和VHDL-AMS是一種新的標(biāo)準(zhǔn)，迄今為止只有少數(shù)的半導(dǎo)體廠商能夠提供AMS模型，目前能夠支持AMS的仿真器也比SPICE和IBIS的要少。但AMS模型在PCB板級信號完整性分析中的可行性和計算精度毫不遜色于SPICE和IBIS模型。

4.2 模型的選用

由于目前還沒有一種統(tǒng)一的模型來完成所有的PCB板級信號完整性分析，因此在高速數(shù)字PCB板設(shè)計中，需要混合上述幾種模型來最大程度地建立關(guān)鍵信號和敏感信號的傳輸模型。

對于分立的無源器件，可以尋求廠家提供的SPICE模型，或者通過實驗測量直接建立并使用簡化的SPICE模型。

對于關(guān)鍵的數(shù)字集成電路，則必須尋求廠家提供的IBIS模型。目前大多數(shù)集成電路設(shè)計和制造商都能夠通過Web網(wǎng)站或其它方式在提供芯片的同時提供所需的IBIS模型。

對于非關(guān)鍵的集成電路，若無法得到廠家的IBIS模型，還可以依據(jù)芯片引腳的功能選用相似的或缺省的IBIS模型。當(dāng)然，也可以通過實驗測量來建立簡化的IBIS模型。

對于PCB板上的傳輸線，在進(jìn)行信號完整性預(yù)分析及解空間分析時可采用簡化的傳輸線SPICE模型，而在布線后的分析中則需要依據(jù)實際的版圖設(shè)計使用完整的傳輸線SPICE模型。

5. 設(shè)計方法與現(xiàn)有EDA軟件的結(jié)合

目前在PCB設(shè)計業(yè)還沒有一個集成的EDA軟件來完成上述的設(shè)計方法，因此必須通過一些通用的軟件工具的結(jié)合來實現(xiàn)。

運用通用的SPICE軟件(如PSPICE，HSPICE等)，對分立、無源器件和PCB上的傳輸線建立SPICE模型，并調(diào)試驗證。

將已經(jīng)獲得的各元器件及傳輸線的SPICE/IBIS模型加入到通用的信號完整性分析軟件中，如SPECCTRAQuest、HyperLynx、Tau、IS_Analyzer等，建立信號在PCB板上的SI分析模型，并進(jìn)行信號完整性的分析計算。

運用SI分析軟件自帶的數(shù)據(jù)庫功能，或使用其它通用的數(shù)據(jù)庫軟件，對仿真運算的結(jié)果進(jìn)行進(jìn)一步整理和分析，搜尋理想的解空間。

將解空間的邊界值作為PCB電路設(shè)計的依據(jù)和版圖設(shè)計的約束條件，采用通用PCB設(shè)計的EDA軟件，如OrCAD、Protel、PADS、PowerPCB、Allegro和Mentor等來完成PCB電路設(shè)計和版圖設(shè)計。

當(dāng)PCB版圖設(shè)計完成后，可以通過上述版圖設(shè)計軟件將實際設(shè)計線路的參數(shù)(如拓?fù)浣Y(jié)構(gòu)、長度、間距等)自動或手動地提取出來，送回到前面的信號完整性分析軟件進(jìn)行布線后的SI分析，以驗證實際設(shè)計是否符合解空間的要求。

當(dāng)PCB板制造出來后，還可通過實驗儀器的測量來驗證各模型及仿真計算的正確性。

本文小結(jié)：

該設(shè)計方法對于高速數(shù)字PCB板的設(shè)計開發(fā)具有很強的實用意義，不僅能夠有效地提高產(chǎn)品設(shè)計的性能，而且可以大幅縮短產(chǎn)品開發(fā)周期，降低開發(fā)成本。可以預(yù)見，隨著信號完整性分析的模型以及計算分析算法的不斷完善和提高，基于信號完整性計算機分析的PCB設(shè)計方法將會越來越多地應(yīng)用于電子產(chǎn)品設(shè)計之中。

[1].PCBdatasheethttp://www.dzsc.com/datasheet/PCB_1201640.html.