用CPLD設(shè)計(jì)USB1.1 UTMI

　　摘 要: 在USB收發(fā)器基礎(chǔ)上設(shè)計(jì)UTMI時(shí)應(yīng)注意的細(xì)節(jié)問題,并給出了最后的仿真波形。

　　關(guān)鍵詞: UTMI USB1.1 CPLD

　　研制和開發(fā)使USB的數(shù)據(jù)能夠在普通網(wǎng)線上傳播,以延長(zhǎng)USB設(shè)備和主機(jī)之間距離的裝置具有廣泛的應(yīng)用價(jià)值^[1]。為此需要一個(gè)能夠透明地轉(zhuǎn)換USB數(shù)據(jù)的設(shè)備。該設(shè)備在功能上與集線器有些相似,但現(xiàn)有的集線器芯片不能滿足這一要求。因此有必要自行設(shè)計(jì)一種UTMI(USB Transceiver Macrocell Interface)。利用這種UTMI還可以更方便地設(shè)計(jì)相應(yīng)的串行接口引擎(SIE)及更進(jìn)一步設(shè)計(jì)應(yīng)用的外部設(shè)備。本文以Philip公司的ISP1105為例,詳細(xì)介紹在USB transceiver的基礎(chǔ)上設(shè)計(jì)UTMI的細(xì)節(jié)問題,并給出了最后的仿真波形。

1USB收發(fā)器

　　UTMI是在USB收發(fā)器的基礎(chǔ)上工作的。ISP1105完全兼容USB1.1協(xié)議[2],支持12Mbps全速傳輸和1.5Mbps低速傳輸。既可以用作設(shè)備收發(fā)器,也可以用作主機(jī)收發(fā)器,同時(shí)支持單邊和差分2種檢測(cè)方式,其功能框圖如圖1所示。圖中:為低電平時(shí)驅(qū)動(dòng)器處于發(fā)送狀態(tài),高電平時(shí)為接收狀態(tài)。當(dāng)MODE為高電平時(shí),ISP1105驅(qū)動(dòng)器處于差分驅(qū)動(dòng)模式(模式1),其對(duì)應(yīng)的引腳功能(輸出功能)如表1所示,接收引腳的功能(輸入功能)如表2所示。詳細(xì)資料請(qǐng)參考Philip公司網(wǎng)站^[3]。

2UTMI設(shè)計(jì)

　　UTMI位于USB收發(fā)器和SIE之間,負(fù)責(zé)USB收發(fā)器的串行差模數(shù)據(jù)和SIE的并行數(shù)據(jù)之間的相互轉(zhuǎn)換。圖2描述了UTMI在USB應(yīng)用中的位置。

2.1 UTMI結(jié)構(gòu)框圖

　　UTMI結(jié)構(gòu)框圖如圖3所示。UTMI主要由接收部分、發(fā)送部分和時(shí)鐘邏輯模塊組成。時(shí)鐘邏輯模塊根據(jù)USB總線上的數(shù)據(jù)產(chǎn)生同步時(shí)鐘,并利用這個(gè)基本的時(shí)鐘來接收和發(fā)送數(shù)據(jù)。接收數(shù)據(jù)時(shí),依次進(jìn)行NRZI解碼、剔除填充位、串并轉(zhuǎn)換,然后輸出到SIE;發(fā)送數(shù)據(jù)時(shí),依次進(jìn)行并串轉(zhuǎn)換、位填充、NRZI編碼,然后由發(fā)送模塊輸出到USB收發(fā)器。

2.2 DPLL

　　USB是一種異步傳輸模式,發(fā)送端和接收端的時(shí)鐘來自不同的晶振,雖然額定速率都是12Mbps或1.5Mbps,但仍然可能造成0.25%的偏差。因此,為了保證時(shí)鐘和數(shù)據(jù)相互鎖定,需要產(chǎn)生一個(gè)可以調(diào)節(jié)的時(shí)鐘源,該時(shí)鐘源即由DPLL(Data Phase Lock Logic)來實(shí)現(xiàn)。以全速傳輸為例,USB主機(jī)或集線器以12Mbps的速率發(fā)送數(shù)據(jù),而在接收端則采用48MHz的時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行過抽樣(over sample)。正常情況下,4個(gè)48MHz的時(shí)鐘寬度正好等于1個(gè)接收位的寬度。當(dāng)主機(jī)的速率大于或小于12Mbps時(shí),DPLL就減少或者增加1個(gè)時(shí)鐘的高低電平來進(jìn)行調(diào)節(jié)。這一功能由圖4所示的DPLL狀態(tài)機(jī)來實(shí)現(xiàn)。

　　在圖4中,A是在48MHz時(shí)鐘的上升沿對(duì)RCV采樣的數(shù)據(jù),B是在48MHz時(shí)鐘的下降沿對(duì)RCV采樣的數(shù)據(jù)。由圖4可以看出,DPLL狀態(tài)機(jī)有0~7和B~F共13個(gè)狀態(tài)。系統(tǒng)復(fù)位以后進(jìn)入狀態(tài)C,狀態(tài)C和D可以鎖定接收到的差模數(shù)據(jù)流,因?yàn)橄到y(tǒng)在經(jīng)過D進(jìn)入狀態(tài)5之前數(shù)據(jù)流至少存在2個(gè)邊沿的跳變(一般是在SYNC的前2個(gè)位)。對(duì)應(yīng)于接收到的差模數(shù)據(jù)“1”和“0”,狀態(tài)機(jī)會(huì)在5-7-6-4和1-3-2-0之間循環(huán)。DPLL處于5、4、1、0以及C、D時(shí)輸出低電平,處于7、6、3、2和B、F時(shí)輸出高電平。當(dāng)接收到的位寬度沒有變化時(shí),系統(tǒng)就在5-7-6-4和1-3-2-0處循環(huán);當(dāng)位寬度變窄時(shí),系統(tǒng)就繞過4和0,轉(zhuǎn)而在6和2處開始循環(huán),以減少1個(gè)48MHz的低電平;當(dāng)位寬度變寬時(shí),系統(tǒng)就繞過B和F再分別轉(zhuǎn)到2和6,從而增加1個(gè)48MHz的高電平,這樣就保證了時(shí)鐘和數(shù)據(jù)的相互鎖定。用Verilog語(yǔ)言實(shí)現(xiàn)的DPLL狀態(tài)機(jī)的仿真波形如圖5所示。

　　圖5中:CLK為原始時(shí)鐘,USB_IN為輸入的差模數(shù)據(jù),CLK_OUT為輸出時(shí)鐘,STATE為DPLL所處的狀態(tài),SD_OUT為USB_IN的采樣輸出數(shù)據(jù)。由圖5可以看出,當(dāng)接收位較寬時(shí),狀態(tài)機(jī)額外增加了1個(gè)狀態(tài)B的高電平;當(dāng)接收位較窄時(shí)則越過狀態(tài)4,由狀態(tài)6直接轉(zhuǎn)到狀態(tài)1,狀態(tài)機(jī)減少了1個(gè)低電平,從而達(dá)到了數(shù)據(jù)同步的目的。

2.3 SYNC及EOP的檢測(cè)

　　完整的SYNC是0x80,由KJKJKJKK 8個(gè)位組成。第1位由于集線器重放等原因可能產(chǎn)生畸變,因此檢測(cè)SYNC時(shí)可以只檢測(cè)最后幾位。第1個(gè)SYNC時(shí)DPLL從第2個(gè)狀態(tài)J開始才能有時(shí)鐘輸出,而以后的SYNC則從第1個(gè)狀態(tài)K就有時(shí)鐘輸出。觀察一下SYNC的組成,不難看出只要最后4個(gè)位KJKK就可以完全檢測(cè)到SYNC了。由此,可得出如圖6所示的SYNC檢測(cè)狀態(tài)機(jī)以及如圖7所示的相應(yīng)的仿真波形圖。

　　EOP的檢測(cè)也存在同樣的問題。USB規(guī)定全速率接收器必須將后跟1個(gè)J變化的、大于等于82ns寬的SE0作為一個(gè)有效的EOP來予以接收。對(duì)于低速收發(fā)器來說,這個(gè)寬度則是330ns。EOP檢測(cè)狀態(tài)機(jī)以及相應(yīng)的仿真波形圖如圖8所示。

3 綜合與仿真

　　接收數(shù)據(jù)時(shí),UTMI首先匹配SYNC字段。匹配完成后,系統(tǒng)進(jìn)入接收數(shù)據(jù)狀態(tài),此時(shí)RxActive為高電平。UTMI對(duì)接收到的串行數(shù)據(jù)進(jìn)行NRZI解碼,去掉填充位,送入接收移位寄存器,滿8位后輸出到并行數(shù)據(jù)線,并置RxValid為高電平。UTMI檢測(cè)到EOP以后,就拉低RxActive,表明接收1個(gè)分組的結(jié)束。接收1個(gè)SETUP分組的仿真波形如圖9所示,數(shù)據(jù)為SETUP(0xB4)+Addr(0x00)+EndPoint(0x00)+CRC5(0x08)。

　　發(fā)送數(shù)據(jù)時(shí),UTMI需要置OE為低電平,以使驅(qū)動(dòng)器處于發(fā)送狀態(tài)。此時(shí),TxValid應(yīng)為高電平,表明并行數(shù)據(jù)線上有數(shù)據(jù)等待發(fā)送。UTMI首先發(fā)送SYNC,然后讀取并行數(shù)據(jù)線上的數(shù)據(jù),完成串并轉(zhuǎn)換后,依次進(jìn)行位填充和NRZI編碼,再根據(jù)表1的規(guī)定將數(shù)據(jù)發(fā)送到VPO和VMO上。完成1個(gè)字節(jié)的發(fā)送后,UTMI應(yīng)該置TxReady為高電平,表明UTMI可以繼續(xù)發(fā)送下一個(gè)字節(jié)。數(shù)據(jù)發(fā)送完成后,UTMI應(yīng)該繼續(xù)發(fā)送EOP信號(hào),然后拉高OE,表明1個(gè)分組發(fā)送完畢。發(fā)送1個(gè)ACK分組(0x4B)的仿真波形如圖10所示。

4 結(jié)束語(yǔ)

　　在Lattice公司的ISP expert7.0開發(fā)平臺(tái)上,利用Verilog HDL語(yǔ)言實(shí)現(xiàn)了USB1.1的UTMI,并完成了最后的綜合和仿真測(cè)試。

參考文獻(xiàn)

1 張念淮,江浩.USB總線接口開發(fā)指南.北京:國(guó)防工業(yè)出版社,2001

2Universal Serial Bus Specification Revision1.1.http://www.usb.org,2003.10

3 ISP1105 datasheet.http://www.semiconductors.philips.com.2003.10