基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)

摘 要：介紹一種基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)。說明了光柵信號(hào)的產(chǎn)生過程和基本處理方法，提出了一種綜合EDA技術(shù)與光柵莫爾條紋電子學(xué)細(xì)分技術(shù)的設(shè)計(jì)方案。通過VerilogHDL實(shí)現(xiàn)該系統(tǒng)的主要設(shè)計(jì)，并利用ISE軟件進(jìn)行了仿真試驗(yàn)。試驗(yàn)表明,該系統(tǒng)具有捕捉速度快、跟蹤精度高、相位誤差小、成本低廉等特點(diǎn)。
關(guān)鍵詞： VerilogHDL； 光柵信號(hào)； 莫爾條紋電子學(xué)細(xì)分

在航空、航天領(lǐng)域中的一些應(yīng)用于慣性測(cè)試的精密離心機(jī)，其轉(zhuǎn)速信號(hào)通常是由分體式光柵測(cè)量系統(tǒng)輸出的光柵信號(hào)經(jīng)過具有細(xì)分、辨向、整形功能的電子系統(tǒng)后而得到的。該光柵信號(hào)通常具有兩個(gè)功能：送給轉(zhuǎn)速測(cè)量?jī)x測(cè)量離心機(jī)工作實(shí)際轉(zhuǎn)速；作為系統(tǒng)速度反饋信號(hào)與頻率給定裝置、鑒相器、脈沖調(diào)寬電路、功率放大電路、主電機(jī)一起構(gòu)成閉環(huán)控制系統(tǒng)。而在光柵測(cè)量中，當(dāng)主光柵隨運(yùn)動(dòng)部件移動(dòng)一個(gè)柵距時(shí)，就會(huì)相應(yīng)輸出一個(gè)交變莫爾條紋信號(hào)，每出現(xiàn)一個(gè)交變莫爾條紋信號(hào)就代表移過了一個(gè)柵距，即分辨率等于一個(gè)柵距。在精密測(cè)量中，為了測(cè)量比柵距更小的位移量，可以采用提高光柵的刻線密度來實(shí)現(xiàn)精度要求。但由于現(xiàn)代精密離心機(jī)的研制已經(jīng)接近或達(dá)到了當(dāng)前機(jī)械工藝和實(shí)驗(yàn)技術(shù)的最高水平，其中更高分辨率的光柵在制造工藝上具有相當(dāng)難度，所以成本相當(dāng)昂貴，單純用提高精密離心機(jī)的制造工藝的方法來提高其控制精度不但成本高昂且效果不佳[1]。因此，在當(dāng)前精密離心機(jī)的研究中，為了以較低的成本實(shí)現(xiàn)較高的控制精度，提出了一種綜合了EDA技術(shù)與光柵莫爾條紋電子學(xué)細(xì)分技術(shù)的設(shè)計(jì)方案。

1 光柵信號(hào)的產(chǎn)生
該系統(tǒng)所要處理的光柵信號(hào)采用32400刻線圓光柵經(jīng)如下4個(gè)過程產(chǎn)生：(1)經(jīng)過一個(gè)光柵光學(xué)系統(tǒng)(如圖1所示)產(chǎn)生莫爾條紋并由光電接收系統(tǒng)將光信號(hào)轉(zhuǎn)化為電信號(hào)。(2)指示光柵裂相刻劃時(shí)，中間兩個(gè)區(qū)域相位相差180°，邊緣兩個(gè)區(qū)域相位相差180°，在整個(gè)莫爾條紋視場(chǎng)照度不可能非常均勻的情況下，每一組相差180°的兩路信號(hào)的直流電平相近、信號(hào)幅值接近(利用電阻匹配實(shí)現(xiàn))。為了消除信號(hào)中的直流電平和偶次諧波，提高信號(hào)的幅度，將0°和180°、90°和270°的信號(hào)進(jìn)行差接放大(5~8倍)，這樣就得到相差90°和一定幅值的正弦和余弦兩路信號(hào);(3)在光柵盤的對(duì)徑方向均布兩個(gè)讀數(shù)頭，取初始相位相同的電壓信號(hào)的平均值，以便消除奇次諧波帶來的分度誤差，克服光柵盤安裝偏心引起的誤差。(4)正弦波信號(hào)經(jīng)過鑒零比較器整形，得到與過零點(diǎn)相同的相差90°的兩路方波信號(hào)和一路零位脈沖信號(hào)。此信號(hào)便是系統(tǒng)需要進(jìn)一步處理的光柵信號(hào)。經(jīng)系統(tǒng)處理之后，最終系統(tǒng)將輸出5路信號(hào)(如圖2所示)。

(1)相位相差90°的32400兩組方波信號(hào)。
(2)相位相差90°的324000兩組方波信號(hào)。
(3)一路零位脈沖信號(hào)。
2 莫爾條紋電子學(xué)細(xì)分
由于莫爾信號(hào)的周期性，信號(hào)每變化一個(gè)周期就對(duì)應(yīng)著空間上一個(gè)固定的角位移。傳統(tǒng)的電子學(xué)細(xì)分主要是根據(jù)信號(hào)的周期性測(cè)量信號(hào)的波形、振幅或者相位的變化規(guī)律，在其一個(gè)周期內(nèi)進(jìn)行插值，從而獲得優(yōu)于一個(gè)信號(hào)周期的更高的分辨率[2]。其常用的方法主要有直接細(xì)分法、移相電阻鏈法、鑒相細(xì)分法、幅值分割法等。以下是這些方法的特點(diǎn)比較,如表1所示。

莫爾條紋電子學(xué)細(xì)分技術(shù)是提高光柵測(cè)量系統(tǒng)測(cè)量精度的有效手段，能夠在滿足高精度測(cè)量要求的前提下大大降低測(cè)量成本。在實(shí)際的應(yīng)用中，要根據(jù)具體的精度要求和細(xì)分要求來選擇所應(yīng)用的細(xì)分方法。根據(jù)上述離心機(jī)所產(chǎn)生的信號(hào)頻率不高且為經(jīng)過初步處理的標(biāo)準(zhǔn)方波信號(hào)的特點(diǎn)，提出以鑒相細(xì)分法為參考的一種適合于低頻的細(xì)分法方案。該方案應(yīng)用EDA技術(shù)通過FPGA實(shí)現(xiàn)，不但縮短了開發(fā)周期，而且降低了傳統(tǒng)鑒相細(xì)分法的電路復(fù)雜度、提高了速度。
3 細(xì)分系統(tǒng)的基本原理
細(xì)分系統(tǒng)的基本原理如圖3所示[3]。

該細(xì)分系統(tǒng)要將頻率為FS的輸入信號(hào)細(xì)分為頻率K倍于FS的輸出信號(hào)F0，即F0=KFS。首先設(shè)置一個(gè)標(biāo)準(zhǔn)時(shí)鐘源，即圖1中所示的晶振，其時(shí)鐘頻率為FX。FX經(jīng)可編程分頻器分頻，分頻數(shù)由計(jì)數(shù)器給定。如果計(jì)數(shù)器給定的分頻數(shù)為N，則輸出信號(hào)F0為時(shí)鐘信號(hào)FX的N分頻，即：

最后將(2)式代入(1)式可得F0=KFS，即完成了對(duì)輸入信號(hào)的K細(xì)分。其實(shí)質(zhì)是利用頻率為FX/K的脈沖信號(hào)在輸入信號(hào)的一個(gè)周期內(nèi)進(jìn)行脈沖計(jì)數(shù)，最終實(shí)現(xiàn)對(duì)輸入信號(hào)周期的K細(xì)分。
4 細(xì)分系統(tǒng)的實(shí)現(xiàn)
由細(xì)分系統(tǒng)的基本原理可以看出，整個(gè)系統(tǒng)可由計(jì)數(shù)器模塊、K分頻器模塊和可編程分頻器模塊及一個(gè)時(shí)鐘源組成。這3個(gè)模塊的功能全部通過VerilogHDL進(jìn)行描述。
計(jì)數(shù)器模塊監(jiān)測(cè)到輸入信號(hào)的上升沿后對(duì)經(jīng)K分頻后的時(shí)鐘源信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)遇到下一個(gè)輸入信號(hào)的上升沿時(shí)，停止計(jì)數(shù)并把計(jì)數(shù)值N作為可編程分頻器的分頻數(shù)送到可編程分頻器模塊。
　 K分頻器模塊的實(shí)現(xiàn)主要由計(jì)數(shù)器完成,原理簡(jiǎn)單。若要對(duì)時(shí)鐘信號(hào)進(jìn)行K分頻則只需要令計(jì)數(shù)器每計(jì)K個(gè)時(shí)鐘脈沖就發(fā)出信號(hào)令模塊輸出一個(gè)脈沖信號(hào)，從而實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的K分頻。
　 可編程分頻器模塊是在K分頻器模塊基礎(chǔ)上改進(jìn)得到的,兩者的區(qū)別僅僅在于可編程分頻器的分頻數(shù)是由計(jì)數(shù)器模塊給定的而不像K分頻器那樣是固定不變的,這樣只需要在模塊中加入一個(gè)存儲(chǔ)單元專門存放由計(jì)數(shù)器送來的分頻數(shù)N。模塊在每次分頻計(jì)數(shù)過程中不斷地與存儲(chǔ)單元中的分頻數(shù)N進(jìn)行比較就能進(jìn)行可編程的分頻工作了。
通過如圖3所示的鏈接將這三個(gè)模塊的組成一個(gè)系統(tǒng)，由理論分析可知該系統(tǒng)可以實(shí)現(xiàn)對(duì)輸入信號(hào)的K細(xì)分，也即K倍頻。此外，因?yàn)槭褂肰erilogHDL做數(shù)字電路設(shè)計(jì),所以可以大大縮短設(shè)計(jì)的周期，節(jié)省設(shè)計(jì)的成本。
5 誤差分析
因?yàn)橛?jì)數(shù)器是通過監(jiān)測(cè)被K分頻后的時(shí)鐘信號(hào)的上升沿計(jì)數(shù)的。所以如果輸入信號(hào)與計(jì)數(shù)信號(hào)不同步或者在一個(gè)計(jì)數(shù)周期內(nèi)的計(jì)數(shù)信號(hào)的周期數(shù)并不是整數(shù)，則細(xì)分系統(tǒng)將產(chǎn)生誤差。譬如在輸入信號(hào)和K分頻信號(hào)波形規(guī)則的情況下，最多多計(jì)一個(gè)周期的K分頻信號(hào)，即原本應(yīng)該是N-1個(gè)整周期的K分頻信號(hào)，結(jié)果計(jì)為N個(gè)，從而誤差的范圍是0~FX/N(N-1)?？梢钥闯鲈跁r(shí)鐘頻率固定的情況下，系統(tǒng)的誤差隨N的增大而減小，也即如果輸入信號(hào)與時(shí)鐘信號(hào)相差倍數(shù)越多，系統(tǒng)的誤差就越小。對(duì)于該精密離心機(jī)12 rpm~95 rpm的轉(zhuǎn)速來說輸入信號(hào)的頻率為6 480 Hz~51 300 Hz，要對(duì)該信號(hào)進(jìn)行10倍頻，若FPGA提供了100 MHz的時(shí)鐘頻率，則其對(duì)應(yīng)的誤差范圍應(yīng)為42 Hz~2 643 Hz，也即只有大約0.065％~0.52％的誤差率。
6 實(shí)驗(yàn)仿真
將上述模塊所組成的系統(tǒng)先通過ISE軟件利用VerilogHDL進(jìn)行設(shè)計(jì)輸入，將K分頻器模塊的K值設(shè)為10，使系統(tǒng)實(shí)現(xiàn)10細(xì)分功能，然后用ISE軟件自帶的邏輯仿真器進(jìn)行功能仿真如圖4所示。

由圖4可以看出，輸出信號(hào)Fo的頻率為輸入信號(hào)Fs頻率的10倍,也即實(shí)現(xiàn)了對(duì)輸入信號(hào)Fs的10細(xì)分，從而驗(yàn)證了設(shè)計(jì)的正確性。
本文論述了光柵信號(hào)的產(chǎn)生，介紹了莫爾條紋電子學(xué)細(xì)分的方法并結(jié)合實(shí)際提出了以傳統(tǒng)鑒相細(xì)分法為基礎(chǔ)的通過VerilogHDL利用ISE軟件實(shí)現(xiàn)的設(shè)計(jì)方案。該方案已經(jīng)在實(shí)際項(xiàng)目中得到應(yīng)用。實(shí)踐表明，該系統(tǒng)具有捕捉速度快、跟蹤精度高、相位誤差小、成本低的特點(diǎn)。
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