基于PXI總線(xiàn)接口的高速數(shù)字化儀模塊

PXI總線(xiàn)是NI公司在計(jì)算機(jī)外設(shè)總線(xiàn)PCI的基礎(chǔ)上實(shí)現(xiàn)的新一代儀器總線(xiàn)，已經(jīng)成為業(yè)界開(kāi)放式總線(xiàn)的標(biāo)準(zhǔn)，基于PXI總線(xiàn)的數(shù)字化儀模塊是現(xiàn)代測(cè) 試系統(tǒng)中重要的一種數(shù)據(jù)記錄與處理設(shè)備。設(shè)計(jì)一個(gè)雙通道12 bit／250 MHz采樣頻率的高速數(shù)字化儀模塊，以高性能FPGA器件為核心，實(shí)現(xiàn)對(duì)高速A／D的控制以及高速數(shù)據(jù)處理和存儲(chǔ)，解決了長(zhǎng)時(shí)間高速記錄信號(hào)的測(cè)試難題。

　　1 系統(tǒng)工作原理

　　數(shù)字化儀模塊主要由前端信號(hào)調(diào)理通路、模數(shù)轉(zhuǎn)換電路、數(shù)據(jù)存儲(chǔ)單元、數(shù)據(jù)采集控制電路、PXI接口電路等部分組成，其原理框圖如圖l所示。

　　高速模擬信號(hào)首先經(jīng)過(guò)信號(hào)調(diào)理通路進(jìn)行放大、衰減等處理，將幅度調(diào)整到A／D轉(zhuǎn)換器允 許輸入的電壓范圍內(nèi)，并轉(zhuǎn)化成LVDS格式的差分信號(hào)，然后送到A／D轉(zhuǎn)換器；FPGA芯片接收A／D輸出的高速數(shù)據(jù)流，經(jīng)過(guò)降速、抽取濾波等處理后，存 儲(chǔ)到數(shù)據(jù)存儲(chǔ)單元SRAM中，并發(fā)出中斷信號(hào)，PXI主機(jī)響應(yīng)中斷后經(jīng)由FPGA將存儲(chǔ)在SRAM中的數(shù)據(jù)讀入主機(jī)內(nèi)存，完成后續(xù)的數(shù)據(jù)處理和顯示。 PXI主機(jī)通過(guò)PXI總線(xiàn)發(fā)送控制命令，經(jīng)FPGA譯碼后實(shí)現(xiàn)對(duì)數(shù)據(jù)采集和調(diào)理通路控制。該數(shù)字化儀模塊為每個(gè)通道預(yù)留了4Mb的存儲(chǔ)容量，當(dāng)組成PXI 測(cè)試系統(tǒng)時(shí)，可以將數(shù)據(jù)寫(xiě)入計(jì)算機(jī)硬盤(pán)，實(shí)現(xiàn)更長(zhǎng)時(shí)間的記錄。兩個(gè)通道可以獨(dú)立工作，也可以相互關(guān)聯(lián)。采集方式可以有內(nèi)觸發(fā)、外觸發(fā)、軟件觸發(fā)、通道觸發(fā) 等多種模式。

　　2 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)

　　2．1 模塊化的FPGA設(shè)計(jì)

　　本文所設(shè)計(jì)的數(shù)字化儀是基于高性能FPGA芯片實(shí)現(xiàn)的，F(xiàn)PGA承擔(dān)了絕大部分的控制和數(shù)據(jù)處理任務(wù)，是本設(shè)計(jì)的核心器件。對(duì)FPGA進(jìn)行模塊 化設(shè)計(jì)，是大型系統(tǒng)設(shè)計(jì)的常用方法。合理分割功能模塊，能加快FPGA的開(kāi)發(fā)，也有利于代碼的移植和重復(fù)利用。在設(shè)計(jì)時(shí)將FPGA分成高速A／D接口模 塊、數(shù)據(jù)降速模塊、調(diào)理通路控制模塊、存儲(chǔ)接口模塊、PXI接口控制模塊等主要功能模塊設(shè)計(jì)。FPGA內(nèi)部模塊劃分和數(shù)據(jù)流向如圖2所示。

　　A／D接口模塊主要實(shí)現(xiàn)FPGA和高速A／D轉(zhuǎn)換器的互聯(lián)，以L(fǎng)VDS格式總線(xiàn)接收數(shù)據(jù)和采樣時(shí)鐘，該部分電路決定數(shù)據(jù)采集的穩(wěn)定性，需要從硬 件和軟件兩個(gè)方面保證；數(shù)據(jù)降速模塊采用抽取濾波器將信號(hào)降低到需要的采樣速率；調(diào)理通路控制模塊主要實(shí)現(xiàn)對(duì)A／D前端電路的控制，包括耦合方式、匹配阻 抗選擇、增益自動(dòng)控制、偏置和觸發(fā)電平控制等；PXI接口部分主要實(shí)現(xiàn)和PXI主機(jī)的通訊譯碼；存儲(chǔ)控制模塊完成對(duì)外部SRAM的控制，實(shí)現(xiàn)數(shù)據(jù)緩存；時(shí) 鐘管理模塊負(fù)責(zé)采樣時(shí)鐘的分頻、倍頻等處理。

　　2．2 高速數(shù)據(jù)采集和存儲(chǔ)接口設(shè)計(jì)

　　高速數(shù)據(jù)采集系統(tǒng)的輸入輸出接口設(shè)計(jì)是尤為重要的，高速I(mǎi)C芯片的相互連接是決定數(shù)據(jù)采集系統(tǒng)穩(wěn)定性的關(guān)鍵因素之一，低功耗及高的信噪比是有待 解決的主要問(wèn)題。通常實(shí)現(xiàn)高速采集系統(tǒng)中芯片間互聯(lián)有兩種接口：PECL和LVDS。正電壓射極耦合邏輯PECL(Positive Emit-ter-Coupled Logic)信號(hào)的擺幅小，適合于高速數(shù)據(jù)的串行或并行連接，PECL間的連接一般采用直流耦合，輸出設(shè)計(jì)為驅(qū)動(dòng)50 Ω負(fù)載至(VCC -2V)，連接電路如圖3所示。

　　低壓差分信號(hào)LVDS(Low Voltage Differential Signal)標(biāo)準(zhǔn)是一種小振幅差分信號(hào)技術(shù)，它使用非常低的幅度信號(hào)(100～450 mV)。通過(guò)一對(duì)平行的PCB走線(xiàn)或平衡電纜傳輸數(shù)據(jù)。在兩條平行的差分信號(hào)線(xiàn)上流經(jīng)的電流方向相反，噪聲信號(hào)同時(shí)耦合到兩條線(xiàn)上，而接收端只關(guān)心兩信號(hào) 的差值，于是噪聲被抵消。由于兩條信號(hào)線(xiàn)周?chē)碾姶艌?chǎng)也互相抵消，故差分信號(hào)傳輸比單線(xiàn)信號(hào)傳輸電磁輻射小很多，從而提高了傳輸效率并降低了功耗。 LVDS的輸入與輸出都是內(nèi)部匹配的，采用直連方式即可，連接方式如圖4所示。

　　本設(shè)計(jì)中。A／D轉(zhuǎn)換器選用Mamix公司的MAXl215，該芯片是一款12 bit／250 Ms／s的高速A／D轉(zhuǎn)換器，它具有出色的SNR和SFDR特性，使用250 MHz差分采樣時(shí)鐘，接收差分輸入信號(hào)，輸出12位LVDS格式的差分?jǐn)?shù)字信號(hào)，提供差分同步時(shí)鐘信號(hào)。為了提高測(cè)試精度，單端的輸入信號(hào)需要轉(zhuǎn)換成差分 模式后再送入A／D，增益調(diào)整及單端到差分轉(zhuǎn)換電路的局部如圖5所示?？紤]阻抗匹配問(wèn)題，在單端信號(hào)轉(zhuǎn)換為差分模式時(shí)，需要在2個(gè)差分線(xiàn)上串聯(lián)50 Ω的匹配電阻，作為L(zhǎng)VDS信號(hào)的發(fā)送端。

　　在PCB的設(shè)計(jì)中，對(duì)差分線(xiàn)要進(jìn)行特別處理。差分線(xiàn)在走線(xiàn)區(qū)間內(nèi)的實(shí)際布線(xiàn)公差應(yīng)控制在5 mil內(nèi)；差分對(duì)內(nèi)兩條線(xiàn)之間的距離應(yīng)盡可能小，以使外部干擾為共模特征；要保證每個(gè)差分對(duì)內(nèi)的長(zhǎng)度相互匹配，以減少信號(hào)扭曲；采用電源層作為差分線(xiàn)的信 號(hào)回路，因?yàn)殡娫雌矫嬗凶钚〉膫鬏斪杩?，可以有效減少噪聲影響。圖6所示為本設(shè)計(jì)PCB的局部。

　　本設(shè)計(jì)中FPGA作為L(zhǎng)VDS信號(hào)的接收端，首先需要將A／D輸入的LVDS差分?jǐn)?shù)據(jù)和同步時(shí)鐘信號(hào)轉(zhuǎn)換成單信號(hào)。此處選用了xilinx公司 的VirtexⅡ-Pro系列FPGA，該系列的FPGA嵌入了高速I(mǎi)／O接口，能實(shí)現(xiàn)超高帶寬的系統(tǒng)芯片設(shè)計(jì)，支持LVDS、LVPECL等多種差分接 口，適應(yīng)性很強(qiáng)，為高速數(shù)據(jù)接口提供了完善的解決方案。LVDS差分信號(hào)的接收可以通過(guò)例化IBUFDS_LVDS這個(gè)模塊來(lái)實(shí)現(xiàn)，同時(shí)在程序中設(shè)置使用 內(nèi)部的匹配電阻，實(shí)現(xiàn)LVDS的阻抗匹配。差分時(shí)鐘信號(hào)由全局時(shí)鐘輸入腳接入FPGA，然后通過(guò)調(diào)用xFPGA特有的數(shù)字時(shí)鐘管理模塊(DCM)，將時(shí)鐘 轉(zhuǎn)換成單信號(hào)并進(jìn)行分頻、移相等處理，作為后續(xù)處理的時(shí)鐘信號(hào)。

　　2．3 PXI接口設(shè)計(jì)

　　PXI是PCI在儀器領(lǐng)域的擴(kuò)展(PCI eXtensions for Instrumentation)，它將CompactPCI規(guī)范定義的PCI總線(xiàn)技術(shù)發(fā)展成適用于試驗(yàn)、測(cè)量與數(shù)據(jù)采集場(chǎng)合應(yīng)用的機(jī)械、電氣和軟件規(guī) 范，從而形成了新的虛擬儀器體系結(jié)構(gòu)。PXI模塊化儀器系統(tǒng)具備高速的性能，并與PCI保持兼容性，形成一種主流的虛擬儀器測(cè)試平臺(tái)。本設(shè)計(jì)中使用 PCI9054進(jìn)行PXI接口硬件的設(shè)計(jì)，PCI9054是美國(guó)PLX公司生產(chǎn)的一款32位／33 MHz通用PCI總線(xiàn)控制器專(zhuān)用器件，它具有強(qiáng)大的功能和簡(jiǎn)單的用戶(hù)接口，為PCI總線(xiàn)接口的開(kāi)發(fā)提供了一種簡(jiǎn)便方法。

　　2．4 PXI驅(qū)動(dòng)開(kāi)發(fā)

　　PXI的軟件要求包括支持Microsoft Windows NT和95(WIN32)這樣的標(biāo)準(zhǔn)操作系統(tǒng)框架，要求所有儀器模塊帶有配置信息(configuration information)和支持標(biāo)準(zhǔn)的工業(yè)開(kāi)發(fā)環(huán)境(如NI的LabVIEW、LabWindows／CVI和Microsoft的VC／C++、VB和 Borland的C++等)，而且符合VISA規(guī)范的設(shè)備驅(qū)動(dòng)程序(WIN32 device drivers)。本設(shè)計(jì)應(yīng)用KRF-Tech 公司的Windriver來(lái)編寫(xiě)設(shè)備驅(qū)動(dòng)程序，Windriver針對(duì)PLX和AMCC的專(zhuān)用接口器件編寫(xiě)了API函數(shù)包，降低了開(kāi)發(fā)難度。驅(qū)動(dòng)程序的軟 件流程圖如圖7所示，圖8是本數(shù)字化儀模塊軟面板的界面，對(duì)數(shù)字化儀的所有控制都可以通過(guò)設(shè)置該虛擬軟件界面來(lái)完成。

　　3 結(jié)束語(yǔ)

　　本文給出了基于PXI總線(xiàn)接口的高速數(shù)字化儀模塊的設(shè)計(jì)實(shí)現(xiàn)方法，介紹了高速數(shù)據(jù)采集系統(tǒng)中LVDS接口、LVPECL接口電路結(jié)構(gòu)及連接方 式，并在所設(shè)計(jì)的數(shù)字化儀模塊中得到應(yīng)用。系統(tǒng)可以穩(wěn)定的工作在250 MHz，實(shí)現(xiàn)高精度、長(zhǎng)時(shí)間的數(shù)據(jù)采集和分析。該數(shù)字化儀模塊已成功應(yīng)用于多個(gè)PXI測(cè)試系統(tǒng)中，廣泛應(yīng)用于工業(yè)自動(dòng)化、通信、科研、軍事、航空航天、消 費(fèi)電子等多個(gè)領(lǐng)域。