經(jīng)典電路的設計

我們再用verilog進行電路描述的時候,通常會用到一些經(jīng)典的電路,比如加法器、計數(shù)器、移位器等等，不過也有很多人在設計的時候，往往不是采用很成熟的經(jīng)典電路，而只是根據(jù)邏輯關(guān)系，自己寫一段代碼出來，經(jīng)過綜合后，發(fā)現(xiàn)這些電路多半不是最簡單的電路，卻又沒有辦法將他們進行更會深入的化簡。實際上，我們通常用的很多電路，前人都已經(jīng)有了很深入的研究，很多電路用最簡單的電路完成最簡單的功能。所以我覺得我們有必要對于經(jīng)典電路的設計作一番學習。

我剛剛看到了一個很經(jīng)典的電路，是關(guān)于計數(shù)器的設計的，這個計數(shù)器的功能很簡單，那就是時鐘的上沿（負沿）到來時，計數(shù)器加1，加滿以后置零。功能簡單，則不必要的電路也省略了，因此電路結(jié)構(gòu)也很簡單。它的一個計數(shù)單元只用到了一個標準的D觸發(fā)器，和兩個標準的門。

當你需要完成一個模16的計數(shù)器時，你只需要4個標準的D觸發(fā)器和8個標準們。那么這個資源是不是最省的？

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