截短Reed-Solomon碼譯碼器的FPGA實(shí)現(xiàn)
摘 要: 提出了一種改進(jìn)的BM算法,并在此基礎(chǔ)上提出了一種大量采用并行結(jié)構(gòu)的截短RS碼譯碼器的實(shí)現(xiàn)方式。驗(yàn)證表明,該算法能顯著提高基于FPGA的RS譯碼器的速度并簡(jiǎn)化其電路結(jié)構(gòu)。
關(guān)鍵詞: RS譯碼器;關(guān)鍵方程;BM算法;FPGA;并行結(jié)構(gòu)
截短Reed-Solomon碼譯碼器的FPGA實(shí)現(xiàn).pdf