高速電路傳輸線效應分析

隨著系統(tǒng)設計復雜性和集成度的大規(guī)模提高，系統(tǒng)設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經(jīng)達到或者超過50MHZ，有一大部分甚至超過100MHZ。目前約80% 的設計的時鐘頻率超過50MHz，將近50% 以上的設計主頻超過120MHz，有20%甚至超過500M。當系統(tǒng)工作在50MHz時，將產(chǎn)生傳輸線效應和信號的完整性問題；而當系統(tǒng)時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統(tǒng)方法設計的PCB將無法工作。因此，高速電路信號質量仿真已經(jīng)成為系統(tǒng)設計師必須采取的設計手段。只有通過高速電路仿真和先進的物理設計軟件，才能實現(xiàn)設計過程的可控性。傳輸線效應基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應?！ご當_Induced Noise (or crosstalk)·過沖(上沖/下沖)Overshoot/Undershoot·反射信號Reflected signals·延時和時序錯誤Delay & Timing errors·電磁輻射EMI radiation一、串擾串擾表現(xiàn)為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。信號線距離地線越近，線間距越大，產(chǎn)生的串擾信號越小。異步信號和時鐘信號更容易產(chǎn)生串擾。因此解串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。二、過沖過沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。三、反射信號在高速電路中,信號的傳輸如上圖所示,如果一根走線沒有被正確終結(終端匹配)，那么來自于驅動端的信號脈沖在接收端被反射，從而引發(fā)不可預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統(tǒng)的失敗。反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。四、延時和時序錯誤信號延時和時序錯誤表現(xiàn)為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。通常在有多個接收端時會出現(xiàn)問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產(chǎn)生的原因：驅動過載，走線過長。五、電磁輻射EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現(xiàn)為當數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中設備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數(shù)和邊界條件設置又很困難，這將直接影響仿真結果的準確性和實用性。最通常的做法是將控制EMI的各項設計規(guī)則應用在設計的每一環(huán)節(jié)，實現(xiàn)在設計各環(huán)節(jié)上的規(guī)則驅動和控制。