混合型判決反饋均衡器設(shè)計(jì)與FPGA實(shí)現(xiàn)

摘 要： 針對(duì)1000BASE-T中的均衡解碼結(jié)構(gòu)，從信噪比與誤碼率、速度及硬件復(fù)雜度等方面比較了該判決反饋均衡解碼器的幾種形式，并設(shè)計(jì)了一種滿足速度與誤碼率要求而硬件復(fù)雜度更低的混合型結(jié)構(gòu)，該結(jié)構(gòu)將部分殘留后饋干擾級(jí)數(shù)移除，同時(shí)應(yīng)用流水線及重定時(shí)技術(shù)優(yōu)化其性能。
關(guān)鍵詞： 判決反饋均衡；1000BASE-T；混合結(jié)構(gòu)；網(wǎng)格譯碼

1 判決反饋均衡解碼器的結(jié)構(gòu)
　許多數(shù)字通信系統(tǒng)中都使用了網(wǎng)格編碼和脈沖幅度調(diào)制，1000BASE-T中使用4維8狀態(tài)網(wǎng)格編碼及5電平調(diào)制，每對(duì)雙絞線上有5種符號(hào){-2，-1，0，1，2}，分為A={-1，1}，B={-2，0，2}兩組。4對(duì)雙絞線組合的16種結(jié)果分為圖1（a）所示的8個(gè)子集，屬于相同子集的不同符號(hào)間的歐氏距離為4。圖1（b）為其網(wǎng)格編碼[1]圖，每個(gè)狀態(tài)均有4條進(jìn)出路徑，偶狀態(tài)ρ0、ρ2、ρ4、ρ6出發(fā)路徑對(duì)應(yīng)的輸出判決符號(hào)取自偶子集S0、S2、S4、S6；奇狀態(tài)ρ1、ρ3、ρ5、ρ7出發(fā)路徑輸出判決符號(hào)取自奇子集S1、S3、S5、S7，相同起止點(diǎn)的編碼路徑間最小距離為4，即網(wǎng)格編碼在理想條件下可以獲取6 dB編碼增益。
　由于噪聲和串?dāng)_的存在，譯碼使用了基于最大似然估計(jì)（MLSE）的維特比算法，該算法的復(fù)雜度隨著信道數(shù)和譯碼深度呈指數(shù)增長(zhǎng)，因此，硬件復(fù)雜度是算法設(shè)計(jì)重點(diǎn)。一種是串聯(lián)式均衡解碼器結(jié)構(gòu)，即將4個(gè)DFE（判決反饋均衡器）與一個(gè)維特比譯碼器串聯(lián)，如圖2所示。其中，4路DFE用于消除后饋干擾，維特比譯碼器則用于進(jìn)行網(wǎng)格譯碼，兩部分組成串聯(lián)式結(jié)構(gòu)。

　串聯(lián)分離式結(jié)構(gòu)[2]電路簡(jiǎn)單、硬件開銷小、可流水線操作且速度快。但其中DFE輸入直接來自硬判決，當(dāng)存在誤判時(shí)，會(huì)引起錯(cuò)誤傳遞[3]，導(dǎo)致誤碼率升高。抑制誤差傳遞的一種方法是使用并聯(lián)式結(jié)構(gòu)，如圖3所示。DFE與Viterbi譯碼器形成環(huán)路，后饋干擾補(bǔ)償嵌入Viterbi譯碼器中，DFU輸入不采用硬判決而采用各狀態(tài)幸存信號(hào)，這種結(jié)構(gòu)能取得很好的誤碼率性能。

　并聯(lián)式結(jié)構(gòu)針對(duì)8狀態(tài)都進(jìn)行了DFU計(jì)算，需8倍的DFU單元數(shù)、8倍的1D-BMU單元數(shù)以及4倍的4D-BMU的單元數(shù)，大大增加了硬件開銷。并且由于n時(shí)刻的碼間干擾計(jì)算需要此前的多級(jí)判決值，因此，后饋碼間干擾的補(bǔ)償、一維及4維分支度量計(jì)算、加比選單元以及幸存信號(hào)的選擇形成了一個(gè)關(guān)鍵回路，路徑延遲大，系統(tǒng)工作速率低。
串聯(lián)式結(jié)構(gòu)硬件簡(jiǎn)單且能達(dá)到較高的速度，而并聯(lián)式結(jié)構(gòu)擁有較好的誤碼率性能，可以綜合這兩種結(jié)構(gòu)設(shè)計(jì)一種折衷的混合型結(jié)構(gòu)。
2 混合式結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn)