高速PCB設(shè)計仿真講座六

1.3.2 基于CADENCE Allegro 工具的板極仿真設(shè)計的流程 Cadence 板級系統(tǒng)設(shè)計的基本思路可用圖 2.2 所示的完整流程給予描述，各部分內(nèi)容如下： 1. 項目管理器（Project Manager） 管理項目設(shè)計所使用的工具及工具所產(chǎn)生的數(shù)據(jù)。 2. 原理圖輸入（Design Entry） 完成設(shè)計輸入，由 Concept-HDL 工具實現(xiàn)，在這一環(huán)境中，可以靈活使用各種工具，快速高效的將原理圖送入計算機，生成后續(xù)工具能夠處理的設(shè)計數(shù)據(jù)。 3.設(shè)計轉(zhuǎn)換（Transfer to PCB Design）在原理圖設(shè)計完成之后，要生成描述其連接關(guān)系的文件及元件的封裝說明，以便能夠進入布局布線設(shè)計，或者在布局、布線完成之后，要將其最終的 PCB 信息反饋到原理圖上，以保證原理圖與 PCB 設(shè)計的一致性。這種由前到后或由后到前的設(shè)計數(shù)據(jù)的轉(zhuǎn)換與傳遞都是由 Design Sync工具完成的，它是連接前端原理圖設(shè)計與后端 PCB 設(shè)計的不可缺少的橋梁，完成原理圖到 PCB 或PCB 到原理圖的數(shù)據(jù)傳輸。4. 板極設(shè)計（Board design） 實現(xiàn)元器件的自動與交互布局、信號自動與交互布線、生成后續(xù)制造與裝配所需的各種數(shù)據(jù)文件，由Allegro 工具實現(xiàn)。 5. 高速 PCB 規(guī)劃設(shè)計（Floor Planner） PCB SI 工具實現(xiàn)，在該環(huán)境中能夠完成高速PCB 設(shè)計的性能分析，并將發(fā)現(xiàn)的問題傳遞到前端的Concept-HDL 或后端的 PCB Design， 以便能夠得到糾正。 在該環(huán)境中可以對 PCB 版圖進行電磁兼容性 （EMC）和信號完整性分析，并將分析結(jié)果傳遞到 Concept-HDL 和 Allegro，從而不斷修改和完善 PCB 版圖，這一工具在信號頻率較高的 PCB 版圖設(shè)計中尤為有用。圖 3 Allgero 板級設(shè)計流程基于 Cadence Allegro設(shè)計工具的 PCB設(shè)計流程圖