摘 要： 利用Ansoft公司的設計仿真工具，結合具體電路對部分電源分配系統(tǒng)進行了優(yōu)化設計，重點研究了對SSN(同步開關噪聲)的抑制。對采用傳統(tǒng)的加退偶電容方法提高其高頻特性和高阻抗電磁表面（EBG）結構應用到具體電路設計中減小同步開關噪聲(SSN)進行了比較，結果證明，采用EBG結構比傳統(tǒng)單純加去耦電容效果更佳。
關鍵詞： 電源完整性；同步開關噪聲；退耦電容；高阻抗電磁表面結構
電源完整性PI(Power Integrity)是指由于開關器件數(shù)目不斷增加，供電電壓不斷減小，電源輸出產(chǎn)生波動，從而影響芯片的工作狀態(tài)和輸出信號的質量。因此，除了分析信號完整性中的反射、串擾以及EMI之外，如何獲得穩(wěn)定可靠的電源系統(tǒng)成為一個新的重點研究方向。
PI(Power Integrity)和SI(Signal Integrity)不可分割，以往的EDA仿真工具在進行信號完整性分析時，一般都是簡單地假設電源絕對處于穩(wěn)定狀態(tài)，但是這與實際情況是不符合的，新一代的信號完整性仿真必須建立在可靠的電源完整性基礎之上。由于電源完整性不僅強調電源供給的穩(wěn)定性，還包括在實際系統(tǒng)中總與電源密不可分。因而如何減少地平面的噪聲也是電源完整性中需要討論的一部分。本文主要就解決信號完整性問題中如何減小SSN做了探討。
1 增加退耦電容抑制SSN
本文以一個從Ansoft公司網(wǎng)站下載的，用于數(shù)字信號處理研究的電路板的設計為例說明增加退耦電容抑制SSN的過程。
電路板的電源層和地層的大小為22.86 cm×15.24 cm。電源層和地層都是厚度為0.037 mm的銅皮層，中間走線層為第3層至第6層，表面（SURFACE）是封裝焊盤，第2層和第7層分別是地層和電源層。
為了理解對電路板的設計，首先考慮電路板的裸板(未安裝器件)特性。根據(jù)電路板上高速信號的上升時間Tr=0.17 ns，可得截止頻率，經(jīng)測量可知所用電路板上所關注的PAL22V10_SMSOCKETAMDU17芯片會在1 ns內產(chǎn)生0.2 A的輸入電流變化。在如此短時間內產(chǎn)生大電流變化將會使電路板產(chǎn)生各種模式的諧振，導致電源層和地層電壓的不均勻。
在3 GHz頻域范圍內仿真裸板的諧振特性。具體作法為在板子的一側電源和地之間加一個0.1 Ω的電阻，等效VRM作用。在U17芯片的中間位置加一個port，連接電源和地層，頻率范圍為1 MHz～3 GHz。經(jīng)測試此時的裸板Z參數(shù)圖如圖1所示。
由圖1中可知一個諧振點為0.08 GHz，從0.08 GHz開始掃頻到3 GHz，部分諧振點和對應的電源/地之間電壓分布如圖2所示。
由圖2可知，電路板會諧振于許多不同的頻率點。通過仿真可以得到：分別在0.324 GHz和0.793 GHz的諧振模式下，前者在U17芯片中心處電源層和地層的電壓差變化為零，而后者不為零。
可以將短時間內產(chǎn)生的大量電流變化的器件放置于零壓差變化點，從而避免電路板產(chǎn)生低頻諧振模式。
盡管器件的布局與放置的位置有助于減小電源完整性的問題，但它們并不能解決所有的問題。首先，不可能將所有的關鍵器件都放在電路板的中心，通常情況下，器件放置的靈活性是有限的；其次，在任何給定的位置總會有一些諧振模式被激發(fā)。如圖3所示，“o”曲線顯示的是當位于電路板中心處的芯片從電源平面吸入電流時引起的諧振現(xiàn)象；“－”曲線表示將芯片放置偏移中心位置時的響應。從中看出若將芯片放置在沿某一坐標軸偏移中心位置時，其他的諧振模式將被激發(fā)。成功設計電路板的PDS（電源分配系統(tǒng)）的關鍵在于在合適的位置增加退耦電容，以保證電源的完整性和在足夠寬的頻率范圍內地彈噪聲足夠小。
為了保證高速器件的正確動作，應該消除電壓的波動，保持低阻抗的電源分配路徑。為此，需要在電路板上增加退耦電容來將高速信號在電源層和地層上產(chǎn)生的噪聲降至最低。電容數(shù)量、每一個電容的容值、在電路板上合適的位置都是需要嚴格定義的。
U17芯片在1 ns的上升沿吸入0.2 A的電流，此時電源電壓會暫時降低（壓降），而地平面電壓會暫時被拉高（地彈）。其變化幅度取決于電路板的阻抗和芯片偏置管腳處用于提供電流的退耦電容。
由于電流的瞬變值為0.2 A，電壓的瞬變值由V=Z×I決定，Z是從芯片端等效的阻抗，圖4所示為本文所用電路板的阻抗分布圖。為了避免電壓的尖峰波動，在從直流到信號帶寬的頻率范圍內，Z值必須低于某一門限值Ztarget， Ztarget變化幅度取決于電路板的阻抗和芯片偏置管腳處的用于提供電流的退耦電容；為了避免電壓的尖峰波動，在從直流到信號帶寬的頻率范圍內，Z值必須低于某一門限值。圖4中虛線部分即為PDS阻抗應該滿足的目標區(qū)域。
在該設計中，為了保持電源的完整性，電源/地的電壓波動必須保持在標準值3.3 V的5%以內。因此噪聲不能大于0.05×3.3 V=165 mV。可以據(jù)此按照歐姆定律計算出PDS的最大阻抗Ztarget=165 mV/0.2 A=0.825 Ω。
在設計中，最快信號跳變時間為0.17 ns，所以整體設計的截止頻率為3 GHz。為了達到此帶寬，通常需要在MHz信號區(qū)域放置很多高頻瓷片電容(nF)，在kHz信號區(qū)域放置體積較大的電解電容(?滋F)。通過系統(tǒng)設計書可知U17芯片的上升時間約為1 ns，所以它的工作截止頻率約為500 MHz。因此要求在500 MHz頻率范圍內，U17芯片附近電源/地阻抗低于0.825 Ω。
使用SIwave可以在IC（U17）芯片電源/地處放置一個端口，計算電路板在適當帶寬內的輸入阻抗。仿真顯示了電路板本身電容的影響而忽略了經(jīng)過電源的低感應電流回路，由仿真結果可知，阻抗隨著頻率的減少而增加，但由于經(jīng)過電源的回路存在低阻抗，因此這種關系并不嚴格。
為了使阻抗在1 MHz處低于目標阻抗0.825 Ω，電容值至少為0.18 μF，為此首先需要增加6個30 nF的電容矩陣（ESL=0.5 nH，ELR=0.05 Ω），此時的仿真Z參數(shù)如圖5所示。
繼續(xù)做諧振仿真，板子在f=0.257 GHz處發(fā)生諧振，再添加4個10 nF的電容矩陣(ESL=0.3 nH，ELR=0.03 Ω)，此時的仿真參數(shù)如圖6所示。
由圖6可知，第一個尖峰值從圖5中的180 MHz變到了圖6中的400 MHz，然后在U17周圍添加4個去耦電容，分別為0.3 nF、1 nF、3 nF、10 nF的電容矩陣（ESL=0.1 nH，ELR=0.01 Ω），為了使仿真與實際情況相符，還在板子最上端添加一個0.1 Ω的VRM等效電阻，此時的仿真Z參數(shù)如圖7所示。由圖7可知，添加去耦電容后，電源/地之間的阻抗變得非常小，在500 MHz頻率內，基本低于0.825 Ω。由于容值更小的電容具有更小的ESL和ESR值，因此增加旁路電容的數(shù)量有助于提高其高頻特性。
2 采用EBG(高阻抗電磁表面結構)抑制SSN
EBG結構是具有帶阻特性的周期性結構，可以采用金屬、鐵磁或鐵電物質植入基質材料，或者由各種合適材料周期性排列而成。采用EBG結構作為PCB襯底時，跨越幾個EBG周期單元的電路元件將能實現(xiàn)濾波。利用EBG結構可以實現(xiàn)在微帶電路襯底中集成具有很寬阻帶的濾波器，當和其他電路元件有機地結合起來時，可節(jié)省電路空間。
采用EBG結構抑制SSN時，特別在高頻時，效果比單純加去耦電容好許多。因為頻率的升高要求加入的去耦電容的數(shù)量隨之變多，從而引起其他的一些效應。而采用EBG結構＋去耦電容的方式則可以更有效地在更高頻率范圍上提供一個較大的禁帶寬度，在最高頻率下能盡量滿足PDS的最小阻抗要求，從而減小SSN。
本文將對此單純加去耦電容的PDS設計和采用8×8方形EBG結構加去耦電容PDS設計的仿真結果。第一組數(shù)據(jù)是兩個80 mm×80 mm的平面電路板之間分別加入6×6電容矩陣和9×9電容矩陣，電容為10 nF，忽略其ESL和ESR。分別測試其Z參數(shù)。
結果表明6×6電容矩陣在頻率為2 GHz以下其特性阻抗低于7 Ω，9×9電容矩陣在頻率為3.7 GHz以下保持其特性阻抗低于7 Ω。
第二組數(shù)據(jù)采用前面分析8×8 EBG結構＋6×6去耦電容矩陣和8×8改進EBG結構＋6×6去耦電容矩陣兩種結構，并仿真得出結果。
結果顯示8×8 EBG＋6×6去耦電容矩陣結構可以使特性阻抗在頻率為3.4 GHz以下都保持低于7 Ω，而8×8改進EBG＋6×6去耦電容矩陣結構則可以使特性阻抗在頻率為4.2 GHz以下都保持低于7 Ω，結果表明采用EBG結構的PDS設計比傳統(tǒng)單純加去耦電容更具有優(yōu)勢。
參考文獻
[1] CHEN Guang, KATHLEEN M, JOHN P.The applications of EBG structures in power/ground plane pair SSN suppression[J].IEEE Microwave and Wireless Components Letters, 2004,15(3).
[2] HOWARD J, MARTIN G.High-speed digital design[M]. Prentice Hall PTR, 1993.
[3] BOGATIN E.Signal integrity-simplified[M].Prentice Hall PTR, 2003.
[4] PART M D,PANT P,WILLS D S.On-chip decoupling capacitor optimization using architectural level prediction[J]. IEEE Transactions on Very Large Scale Integration(VLSI) Systems, 2002(2):319-326.
[5] KOZHAYA J N,NASSIF S R,NAJM F N.A multigrid-like technique for power grid analysis[J].IEEE Trans. on CAD of integrated circuits and systems, 2002,21(10):1148-1160.
下載文檔
