基于ARM的高精度數(shù)據(jù)采集系統(tǒng)設計

摘要：針對傳統(tǒng)數(shù)據(jù)采集系統(tǒng)結構復雜，體積大，成本高的問題，設計了一種基于ARM的新型、低成本、高精度數(shù)據(jù)采集系統(tǒng)，并提出了該系統(tǒng)的設計方案。詳細論述了數(shù)據(jù)采集系統(tǒng)的硬件實現(xiàn)方案、抗干擾措施及控制時序，重點分析了高精度并行A／D的工作時序。實際應用結果表明，該數(shù)據(jù)采集系統(tǒng)精度高，體積小，成本低，工作性能強，具有較高的實用價值和借鑒意義。

關鍵詞：ARM；高精度；數(shù)據(jù)采集系統(tǒng)；抗干擾

目前，高精度數(shù)據(jù)采集系統(tǒng)的結構普遍采用DSP+FPGA的構架，系統(tǒng)結構復雜，體積大，成本高，不適用于某些領域的小型化、低成本的特殊要求。綜上，設計了一種結構簡單，體積小，成本低，采集精度高的數(shù)據(jù)采集系統(tǒng)，具有非常重要的現(xiàn)實意義及應用前景，能夠為國內數(shù)據(jù)采集系統(tǒng)開發(fā)提供一定的經(jīng)驗和參考。

1 數(shù)據(jù)采集處理系統(tǒng)的工作原理和結構

嵌入式微處理器ARM具有外圍配置電路簡單、體積小、成本低、性能高、可靠性高和外圍硬件資源豐富等優(yōu)點，能夠保證數(shù)據(jù)采集的實時性，而且還有較強的數(shù)據(jù)處理功能，在諸多領域的應用日趨廣泛。本方案中模／數(shù)轉換芯片選用16位ADS8364，系統(tǒng)主芯片選用意法半導體公司推出的基于ARM Cortex-M3系列32位芯片STM32F103ZET6，主頻為72 MHz，工作電壓為2．0～3．6V，I／O電壓為3．3V。112個通用I／O端口，3個SPI通信接口，2個I2C通信接口，5個USART通信接口，1個USB接口，1個CAN通信接口，4個通用16位定時器和2個PWM定時器，內置512 KB FLASH ROM和64 KB RAM。

數(shù)據(jù)采集系統(tǒng)的工作原理：當ARM芯片發(fā)出采集指令的時，將模擬信號采集到主芯片中，并進行后續(xù)解算，同時將采集到的信息存貯到外置超大SRAM中，以備后期分析處理。系統(tǒng)結構圖如圖1所示。

2 硬件電路設計

2．1 時鐘電路設計

主芯片有2個外部時鐘源，電路如圖2所示，32．758 kHz的晶體是一個低速外部晶體，它能為實時時鐘部件(RTC)提供一個低速但高度精確的時鐘源。8 MHz外部晶振作為系統(tǒng)的時鐘源，經(jīng)過倍頻后變成72 MHz為ARM提供時鐘。

2．2 復位電路

系統(tǒng)復位有多種方式：NRST引腳上出現(xiàn)低電平(外部復位)；窗口看門狗計數(shù)終止條件(WWDG復位)；獨立看門狗計數(shù)中止條件(IWDG復位)；軟件重圍(SW復位)；低電源管理復位。本方案中采用第一種復位方式，只需在外部加復位開關，方式簡單，便于操作。

2．3 JETG接口

仿真接口為JTAG形式，實現(xiàn)對STM32F103ZET6的仿真與調試。電路圖如圖3所示。

2．4 ADC單元

ADC單元主要功能是完成對A／D芯片時序控制及數(shù)據(jù)讀取，并將數(shù)據(jù)緩存在寄存器中，供處理功能單元進行運算處理。因為輸入電壓范圍是0～+5 V，且要求分辨率不大于2 mV，所以要求ADC的有效位數(shù)至少為12位，考慮到ADC的轉換誤差，將ADC的輸出數(shù)據(jù)位數(shù)定為16位。由于ADC單元用于采集4路接近直流的信號，所以對ADC的采樣率要求較低，這里將采樣率定為50kHz。

ADC單元主芯片選用TI公司的ADS8364，該芯片有16位數(shù)據(jù)線，6路輸入通道，最高轉換速率250 kHz，輸入信號0～5 V，外接電壓基準源2．5V，具有3．3 V兼容的數(shù)字接口，其引腳可以直接和ARM芯片STM32F103ZET6的I／O接口相接。ADC芯片掛載在STM32F103ZET6的I／O接口上，通過I／O接口進行時序控制和數(shù)據(jù)讀取。電路圖如圖4所示。

2．5 RS 422串口通信單元

串口芯片采用MAX3160完成電氣性能轉換，連接在ARM芯片的USART通信接口上。該單元為RS 422通信接口，串行接口速率定為115．2 Kb／s，完成參數(shù)的串行加載功能。

2．6 電源電路

電源部分采用1片PTH05000W模塊將輸入的數(shù)字5 V電源轉換為3．3 V，見圖5。輸入的模擬5 V電源用于給ADC電路供電。用一片AD780將模擬5 V轉換為2．5 V，用于給ADC電路提供精密電壓基準源，見圖6。

3 抗干擾設計

A／D轉換過程中，會遇到被采集信號小而干擾噪聲強的情況，干擾有來自器件溫度變化、接觸電阻、引線電感、接地和電源等。因此，在整個數(shù)據(jù)采集系統(tǒng)設計中，要特別注意抗干擾的設計，根據(jù)具體的采集系統(tǒng)，本方案中主要考慮了以下幾方面：

(1)合理設計印制板：根據(jù)硬件功能進行模塊化布局，數(shù)字部分和模擬部分要分開，使用多層板，電源層和地層相互獨立，電源線和地線要相對加粗；合理走線，避免信號線與高頻線近距離平行走線。

(2)電源設計方面：在設計每個芯片的供電電路時，在每個芯片的電源附近并聯(lián)去耦電容和旁路電容。

去耦電容為芯片提供局域化的直流，旁路電容可以消除高頻輻射噪聲和抑制高頻干擾。

(3)接地方面：模擬地和數(shù)字地應嚴格分開，最后單點共地。共地點選擇在ADC芯片管腳所需電流最大的位置，這樣可以使大電流對地回流最近，以避免對模擬電路的干擾，提高系統(tǒng)的采集精度。模擬地和數(shù)字地可以通過磁珠連接，由于磁珠的高頻阻抗大，而直流電阻為零，能夠濾除高頻電流減少地線上的高頻噪聲。

(4)防止空間電磁輻射對系統(tǒng)的干擾：由金屬材料做成屏蔽罩，將器件屏蔽起來，并將屏蔽罩妥善接地。

4 數(shù)據(jù)采集的時序控制

對該A／D芯片CLK的要求為小于5 MHz即可，本方案結合ARM的處理能力，選用1 MHz的時鐘，A／D芯片每20個時鐘周期完成一次轉換，采集率為50kHz。時鐘信號CLK可以一直輸出。CLK為上升沿觸發(fā)。芯片上電后，首先進行復位操作，將置為低電平并保持寬度50ns以上，之后一直將RST置為高電平。，平時一直為高電平，當需要采集的時候，將同時置為低電平，并將保持時間為50 ns到半個時鐘周期的寬度，之后信號恢復到高電平。此時完成輸入端信號的鎖存。經(jīng)過20個時鐘周期后，4個通道都已完成模／數(shù)轉換，并把轉換結果放在輸出端對應的寄存器內。下一步要做的就是把寄存器內的數(shù)依次取出，讀進單片機里。將置為低電平，將置為低電平，并將AO，A1，A2同時置為0，0，0，之后經(jīng)過40 ns后，通道1的數(shù)據(jù)便放到了16位數(shù)據(jù)總線上。單片機可以進行讀取。的寬度可以和時鐘一樣，當變?yōu)楦唠娖綍r，單片機讀取16位數(shù)據(jù)總線上1通道的轉換結果。隨后變?yōu)榈碗娖?，并將A0，A1，A2同時置為0、0、1，之后經(jīng)過40 ns后，通道2的數(shù)據(jù)便放到了16位數(shù)據(jù)總線上，隨后在為高電平時將數(shù)據(jù)總線上的2通道的數(shù)據(jù)讀走。然后依次時序繼續(xù)讀取通道3和通道4的數(shù)據(jù)。4個通道的時序都讀取結束后，將置為高電平，將置為高電平。工作時序圖如圖7所示。

5 結語

本系統(tǒng)設計以低功耗、小尺寸、低成本和高精度為目標。介紹系統(tǒng)時鐘電路設計、ADC單元設計、電源設計、抗干擾設計及數(shù)據(jù)采集的控制時序設計。設計的難點在于高精度并行A／D采集模塊與ARM芯片的通信及時序控制問題。調試結果表明該方案工作性能強，體積小，成本低，非常適用于小型化、低成本的數(shù)據(jù)采集領域。