多核嵌入式系統(tǒng)的節(jié)能機遇與策略

 本文列舉了多核嵌入式系統(tǒng)存在的一些主要局限，并對解決這些局限的可行方案進行了探討。將以一些嵌入式系統(tǒng)為例，指出利用現有架構改進系統(tǒng)節(jié)能效果的機遇。多核處理器與新興的嵌入式平臺的結合能夠滿足現代嵌入式應用所需的高計算能力。但是，此類嵌入式應用需要進行高頻切換，這將導致功耗較大、芯片溫度過高，以及電源接地噪聲。開發(fā)人員可以通過本文找出改進現代嵌入式系統(tǒng)節(jié)能效果的機會，并了解實現電源效率最大化的可行方案。

多核處理器的自主節(jié)能

本文以甲骨文(Oracle)/SunMicrosystem公司的UltraSPARC T1處理器為例展開論述。圖1所示為一款UltraSPARC T1多核嵌入式處理器中的一個硬件線程的流水線微架構。選擇UltraSPARC T1的原因是，其設計源代碼、仿真工具及設計驗證套件均為開源，而且可以從Oracle公司網站上下載。本文將利用此案例討論從哪方面以及通過何種方式實現節(jié)能。

圖1：Ultra-SPARC T1嵌入式處理器的流水線微架構。

圖2顯示了與處理器每個內核相關的陷阱邏輯單元。陷阱實現了軟件從低級到高級特權模式(例如從用戶模式到管理或監(jiān)督模式)的控制矢量傳遞。就UltraSPARC T1處理器而言，Tcc指令以及因指令引起的異常、復位、異步錯誤或中斷請求均會導致陷阱的發(fā)生。

圖2：陷阱邏輯單元。

通常，陷阱會導致SPARC流水線被沖刷(Flush)。處理器狀態(tài)將被存儲在陷阱寄存器堆棧中，而陷阱處理程序代碼則將被執(zhí)行。控制的實際傳遞是通過含有每個陷阱處理程序前八個指令的陷阱表來實現的。用于將陷阱傳遞到特權模式中的表格的虛擬基址在陷阱基址(TBA)寄存器中被指定。表格中的位移則取決于陷阱的類型和當前的陷阱級別。當遇到DONE(完成)或RETRY(重試)指令時，陷阱處理程序代碼執(zhí)行完畢。陷阱可能與SPARC內核流水線同步或異步。圖2顯示了與SPARC內核其他硬件模塊相關的TLU中的陷阱控制和數據流。從IFU、EXU、LSU及TLU傳入的陷阱的優(yōu)先級最先被解析，解析的陷阱類型被確定。根據陷阱類型，以及在隊列中沒有其他更高優(yōu)先級的中斷或異步陷阱待處理的情況下，系統(tǒng)將向LSU發(fā)送沖刷信號，以提交之前未完成的所有命令。此外，陷阱類型也決定了什么樣的處理器狀態(tài)寄存器需要被存儲到陷阱寄存器堆棧中。之后，將選擇陷阱基址并將其發(fā)往流水線做進一步執(zhí)行。

圖3：芯片框圖。

圖3顯示了多核嵌入式處理器的芯片布局。該處理器有可變數量的內核、L2緩存體(bank)、內核外浮點單元(FPU)及輸入輸出邏輯，而且它們通過芯片上的網絡互連。在CASPER仿真環(huán)境中，設計師可以對各種架構參數進行修改。

節(jié)能機遇

對于上述多核嵌入式處理器，已確定了以下內核級和芯片級節(jié)能候選元素(PSC)：

1.寄存器文件，即線程專用單元。每個線程都有一個160雙字(64位)的寄存器文件，而且當線程的某個任務被阻塞或空轉時可以節(jié)省大量功耗。

2.數據緩存未命中時，用以排列數據的加載未命中隊列(LMQ)。線程之間可以共享加載未命中隊列，但通過這種方法節(jié)省的功耗較少。

3.分支預測器。分支歷史表可以是線程專用的，因此可以節(jié)省大量功耗。

4.當內核中所有線程的所有任務發(fā)生阻塞或空閑時，或沒有任務被調度到內核中的任何線程時，整個內核可以節(jié)省大量功耗。

5.內核中用于硬件和軟件中斷的陷阱單元。研究結果顯示，在UltraSPARC T1處理器中，用于典型SPECJBB網絡處理應用的陷阱指令在所有指令中所占的百分比還不到1%。這表明，陷阱單元是非常好的潛在節(jié)能元素。請注意，雖然在大部分時間內其余的陷阱邏輯可能處在節(jié)能模式下，接收陷阱的輸入接收隊列需一直保持在活躍狀態(tài)，但隊列的功耗可以忽略不計。

6.在緩存體和輸入輸出緩沖器之間控制數據流的用于L2緩存的DMA控制器。

7.內核和L2緩存體之間的命令和數據隊列。

8.當需要訪問片外緩存或主存儲器時，只有在片上L2緩存有緩存未命中時才會被激活的緩存未命中路徑邏輯。

節(jié)能策略

基于上述PSC制定出的自主硬件節(jié)能方案包括電源門控(數據不被保留)、時鐘門控(數據在正常操作時被保留)和DVFS(同步電壓及頻率調整)。DVFS僅用于整個內核，或類似于DMS控制器、互連網絡、緩存體、輸入輸出緩沖器或FPU的片上計算單元這樣的一個芯片級組件(圖3)。但是，對于內核中的組件和芯片級組件而言，電源和時鐘門控均適用。圖4顯示了推薦的核內(局部電源管理)級和全局芯片級分層節(jié)能架構。在圖4中的虛線上方，局部電源管理單元在內核中運行，對電源狀態(tài)寄存器(PSR，與不同的PSC相關)中的內容進行監(jiān)控，執(zhí)行節(jié)能算法，以及對相應電源控制寄存器(PCR)當中的數值進行修改以激活或關閉節(jié)能模式。片上模擬電壓調節(jié)器和時鐘調節(jié)器將讀取PCR中的內容，并通過讀取的數據對PSC上的DVFS、電源門控、時鐘門控進行控制。請注意，LPMU并不直接控制整個內核中的節(jié)能單元(如DVFS)。反之，LPMU將通過內核控制狀態(tài)寄存器(CSR)向全局電源管理單元(GPMU)發(fā)送信號，CSR轉而通過內核控制寄存器(CCR)實現內核級節(jié)能。內核中的電源狀態(tài)寄存器通過陷阱邏輯和解碼器進行更新，當需要進行特定中斷服務或要對特定指令進行解碼時，陷阱邏輯和解碼器將會發(fā)出PSC即將激活的信號。同樣，PSC也可以對自身的PSR進行更新，從而在系統(tǒng)長時間不工作(空閑或阻塞狀態(tài)，最好在內核中對其進行局部監(jiān)控)時發(fā)出即將節(jié)能的信號。

圖4：自主硬件節(jié)能邏輯的架構。

圖5：全局電源管理單元。

在圖4中的虛線下方及內核外部是芯片級GPMU，它將會讀取片上傳感器上熱點和電源接地噪聲(它們是全局可觀測現象)的數據，并為內核及其他芯片級組件做出相應的智能節(jié)能決定。GPMU通過內核狀態(tài)寄存器(CSR)和內核控制寄存器(CCR)與內核及其他組件進行交互。整個內核的電源門控、時鐘門控以及DVFS通過GPMU進行控制。圖5展示了GPMU的交互(CR和SR分別表示控制寄存器和狀態(tài)寄存器)。請注意，本文在邏輯上將所有芯片級組件都視為內核。

案例研究：英特爾迅馳中的節(jié)能

英特爾迅馳雙核處理器(Core Duo)局部采用了自主電源管理方案，它是英特爾公司針對移動市場開發(fā)的首款通用芯片多處理(CMP)商用嵌入式處理器。這種內核可實現兩個主要目標：首先，在平臺所能承受的最高溫度下實現性能的最大化;其次，電池的續(xù)航能力比前幾代處理器更強。

操作系統(tǒng)將英特爾雙核處理器視為兩個獨立的執(zhí)行單元，但在與電源管理相關的所有操作中，平臺則將整個處理器視為單一實體。英特爾選擇將內核電源管理與整個CPU和平臺的電源管理分開。為了實現這個目標，必須讓電源及溫度控制單元成為內核邏輯單元的一部分，而不是像以往那樣作為芯片組的一部分。將電源及溫度管理數據流遷移至處理器后，就可以采用一種允許所有內核根據自身需求請求節(jié)能狀態(tài)的硬件協(xié)調機制，從而最大化單個內核的節(jié)能效果。CPU將按照兩個內核請求中的最低標準確定并進入相應的節(jié)能狀態(tài)，例如芯片組電源管理硬件和數據流的單一CPU實體。由此，軟件可以按照ACPI協(xié)議對每個內核單獨進行管理，而實際的電源管理則遵守平臺和CPU的共享資源限制條件。多核處理器內核之間的相關性較復雜，內核對系統(tǒng)級參數的作用還不確定，而且ACPI電源管理協(xié)議也不是針對如此復雜的多核處理器而開發(fā)的。因此，需要開發(fā)一種新型的電源管理方案，這樣的方案必須能在新興的多核嵌入式處理器中將硬件節(jié)能邏輯和由操作系統(tǒng)控制的調度更好地整合到一起。

英特爾推出的雙核處理器被分割成三個域。內核、各內核的一級緩存以及局部溫度管理邏輯單元作為電源管理域獨立運行。此外，包括二級緩存、總線接口及中斷控制器在內的共享資源形成另一個電源管理域。所有域將共享同一個電源平面和同一個單核PLL，因此均在相同的頻率和電平下運行。與細粒度節(jié)能方案相比，這是一個基本限制。但是，每個域都有獨立的時鐘分配(主干(spine))。內核的時鐘分布主線單獨進行門控，從而實現最基本的內核級節(jié)能方案。只有在兩個內核都處在空閑狀態(tài)且沒有共享操作(總線操作和緩存訪問)的情況下，才能對資源共享主干進行門控。若需要，即使在兩個內核的時鐘都停止的情況下，也可以將資源共享時鐘保持在活躍狀態(tài)，以便進行L2偵聽和中斷控制器信息分析。英特爾Core Duo技術還引入了包括L2動態(tài)調整在內的增強型電源管理特性。為了實現節(jié)能，系統(tǒng)必須進入更低電壓的空閑狀態(tài)，而為了達到這一目的，必須動態(tài)地調整/關閉L2緩存，從而為DeepC4狀態(tài)做準備。