基于串行RapidIo協(xié)議的無線通信基帶處理系統(tǒng)架構(gòu)

 引 言
    在現(xiàn)代社會里，無線通信在很多領(lǐng)域扮演著重要的角色。為滿足人們?nèi)遮叾鄻踊耐ㄐ判枨螅瑹o線通信技術(shù)不斷地進行著革新，以便得到更高的數(shù)據(jù)傳輸和處理能力。
    然而，隨著超3G，4G通信技術(shù)的演進，單個DSP處理器件自身的處理能力已不能滿足系統(tǒng)的需求。解決這一矛盾的有效途徑是采用分布式處理。然而，通常的基帶處理系統(tǒng)架構(gòu)，其本身并不具備分布式處理能力，并且這種架構(gòu)存在著諸多弊端，可升級性差。在系統(tǒng)設(shè)計時，F(xiàn)PGA和DSP的結(jié)構(gòu)就已經(jīng)固化，這為后期功能的改變和性能的提升帶來了很大的麻煩；系統(tǒng)的可移植性差，無法在pico，micro和macro基站中使用同一種架構(gòu)；這類架構(gòu)通常會使用EMIF 接口，EMIF接口會引入不確定性時延，而基帶處理算法對其具有敏感性；上行和下行處理在硬件上相分離，系統(tǒng)成本高。為了消除上述問題對無線通信技術(shù)發(fā)展的制約，本文在對RapidIO協(xié)議及相關(guān)技術(shù)進行深入研究后，基于串行：RapidIO接口協(xié)議提出了一種新的基帶處理架構(gòu)。

1 RapidIO協(xié)議及關(guān)鍵技術(shù)的研究
    作為一種基于可靠性的開放式互連協(xié)議標(biāo)準(zhǔn)，Ra-pidIO以其高效率、高穩(wěn)定性、低系統(tǒng)成本的特點，為通信系統(tǒng)各器件間提供了高帶寬、低延時數(shù)據(jù)傳輸?shù)慕鉀Q方案；同時，其擁有支持點對點或點對多點的通信能力，支持DMA操作和消息傳遞，以及支持多種拓撲結(jié)構(gòu)等特性，為數(shù)據(jù)處理性能穩(wěn)定快速地提升提供了強有力的保障。
1．1 RapidIO協(xié)議的研究
    RapidIO的操作是基于請求和響應(yīng)事務(wù)的。操作的發(fā)起器件產(chǎn)生一個請求事務(wù)，該事務(wù)被發(fā)送至目標(biāo)器件，目標(biāo)器件收到請求事務(wù)后會產(chǎn)生一個響應(yīng)事務(wù)返回到發(fā)起器件，從而完成該次操作。RapidIO協(xié)議的核心是包和控制符號。包是系統(tǒng)中器件間的基本通信單元，它由事務(wù)和確保事務(wù)被準(zhǔn)確可靠傳送至目標(biāo)端點所必需的位字段構(gòu)成?？刂品栍糜诠芾鞷apidIO物理層互連的事務(wù)流，也用于包確認(rèn)、流量控制和維護。
    RapidIO采用三層分級的體系結(jié)構(gòu)分別為邏輯層，傳輸層，物理層。如圖1所示。邏輯層規(guī)范在最頂層，定義了接口的全部協(xié)議和包的格式，它為器件發(fā)起和完成事務(wù)提供必要的信息。傳輸層規(guī)范在中間層，定義Ra-pidIO地址空間和數(shù)據(jù)在器件間傳輸包所需要的路由信息。物理層規(guī)范位于整個分級結(jié)構(gòu)的底部，包括器件級接口細節(jié)。該體系結(jié)構(gòu)最大的特點是不同的邏輯層和物理層都依靠同一公用傳輸層規(guī)范來連接，它使得RapidIO具有很強的靈活可變性。例如，在任意層對事務(wù)類型進行修改或增加都不會更改到其他層的規(guī)范。

1．2 RapidIO的關(guān)鍵技術(shù)
1．2．1 流量控制
    RapidIO流量控制的首要目的是確保系統(tǒng)中數(shù)據(jù)流的平穩(wěn)傳遞，以及避免事務(wù)因為被堵塞而無法完成。RapidIO在鏈路級定義了三種流量控制機制：重傳、減速和基于信用的流量控制。重傳機制是最簡單的機制，接收方在因為資源缺乏而來不及接收包時，會發(fā)出一個重傳控制符號作為響應(yīng)，發(fā)送方接收到響應(yīng)后將從該包處開始重傳直到其被接收方接收。減速機制是接收方通過發(fā)送減速控制符號，促使發(fā)送方在包間插入空閑控制符號，以增加發(fā)包間隔，從而達到降低發(fā)送流量的目的。基于信用的流量控制是接收方通過使用特定的控制符號向發(fā)送方指明每種事務(wù)流對應(yīng)的緩沖空間信息，發(fā)送方根據(jù)該信息決定是否發(fā)包。
1．2．2 錯誤管理
    RapidIO的工作頻率非常高，而在高頻率下工作很容易發(fā)生錯誤，因此需要強大的錯誤覆蓋機制，使其從硬件上確保RapidIO能夠準(zhǔn)確地檢測到錯誤，并從中恢復(fù)。RapidIO發(fā)生的錯誤大體上可分為三類：第一類是接收方收到錯誤包；第二類是發(fā)生丟失事務(wù)錯誤；第三類是接口發(fā)生致命故障。 RapidIO結(jié)合重傳協(xié)議和循環(huán)冗余校驗碼提供了廣泛的錯誤檢測和恢復(fù)技術(shù)，同時還使用控制字符和響應(yīng)定時器來減小系統(tǒng)中漏檢錯誤的可能性。

2 基于串行RapidIO的無線通信基帶處理系統(tǒng)架構(gòu)方案
    本文基于串行RapidIO所提出的無線通信基帶處理系統(tǒng)架構(gòu)方案如圖2所示。在該方案中，CPU完成控制信息的生成以及MAC數(shù)據(jù)的調(diào)度，F(xiàn)PGA和DSP完成基帶數(shù)據(jù)的處理。各芯片均使用串行RapidIO與SRIO SWITCH芯片相連。
    對于上行基帶處理而言，天線數(shù)據(jù)通過CPRI從射頻板傳輸?shù)交鶐О迳?，?jīng)過CPRI與SRIO(串行RapidIO)的橋接器后由SRlO SWITCH交換到FPGA或DSP開始處理。上行基帶處理通常需要在FPGA和DSP中進行FFT、信道估計、解調(diào)、解重復(fù)、解交織、解擾、譯碼以及數(shù)據(jù)校驗等處理。這些處理可以根據(jù)其在FPGA和DSP中實現(xiàn)的難易程度以及資源消耗率對實現(xiàn)器件進行選擇。經(jīng)過校驗后，上行數(shù)據(jù)再通過 SRIOSWITCH被發(fā)往CPU進行MAC層的處理，處理完成的數(shù)據(jù)最后通過CPU的GE接口進入核心網(wǎng)。

    對于下行處理而言，下行數(shù)據(jù)通過GE接口進入CPU，CPU再將數(shù)據(jù)發(fā)往相應(yīng)的處理器件進行處理。當(dāng)處理器件完成對下行數(shù)據(jù)的編碼、加擾、交織、IFFT等處理后，再通過CPRI與SRIO的橋接器發(fā)送到射頻板。

3 基于串行RapidIO的無線通信基帶處理系統(tǒng)架構(gòu)方案的優(yōu)點及測試驗證
    基于串行RapidIO的基帶處理系統(tǒng)架構(gòu)與傳統(tǒng)架構(gòu)相比，具有諸多優(yōu)點，本節(jié)將具體描述。同時，為了驗證所述優(yōu)點以及系統(tǒng)架構(gòu)的正確性，對系統(tǒng)進行了硬件實現(xiàn)，并在實現(xiàn)后的硬件上完成了相關(guān)的功能和流量測試。
3．1 優(yōu)點分析
    (1)系統(tǒng)具有很強的靈活性和可擴展性
    靈活性和可擴展性是該系統(tǒng)架構(gòu)最大的優(yōu)點。不同的通信協(xié)議，其需要實現(xiàn)的功能以及數(shù)據(jù)的處理流程往往是不一樣的。即使是同一種協(xié)議，也會因為應(yīng)用場景的不同而存在不同的需求。這些差異化的設(shè)計如果能在同一個硬件架構(gòu)中實現(xiàn)，將會為設(shè)計者帶來巨大的便利。串行RapidIO是點對點的高速接口，圖2中各芯片可以通過SRIO SWITCH自由收發(fā)數(shù)據(jù)。同時，連接到SRIO SWITCH的處理器件個數(shù)可以在一定范圍內(nèi)自由地增減，因此該架構(gòu)可以實現(xiàn)不同的拓撲結(jié)構(gòu)，以滿足不同的設(shè)計需要。
    (2)任意兩個芯片間都可以進行數(shù)據(jù)的高速低延時傳輸
    串行RapidIO協(xié)議1．3擁有兩種傳輸模式和三種傳輸速率。兩種傳輸模式分別為1x和4x，即發(fā)送和接收分別各有1對或4對差分線。差分線又有三種傳輸速率可供選擇，分別是：1．25Gb／s，2．5 Gb／s，3．125 Gb／s 。因此，芯片間的采用4x模式(1x模式)進行信號傳遞的最大流量可以達到12．5 Gb／s(3．125 Gb／s)。除去串行傳輸中的8 B／10 B編碼開銷、協(xié)議包開銷以及控制符號開銷后，有效載荷流量可以達到9 Gb／s(2．3 Gb／s)左右。9 Gb／s的流量可以輕松地滿足現(xiàn)代通信系統(tǒng)的需要。
    (3)支持?jǐn)?shù)據(jù)的分布式處理
    隨著第三代無線標(biāo)準(zhǔn)的發(fā)展演進所帶來的更高的用戶數(shù)據(jù)率，基帶處理系統(tǒng)對數(shù)據(jù)處理性能的要求也在持續(xù)增加。為了解決芯片處理能力不能滿足系統(tǒng)發(fā)展需要的矛盾，在該架構(gòu)中引入了分布式處理技術(shù)。由于RapidIO支持組播功能，數(shù)據(jù)可以通過圖2中的CPRI與SRIO的橋接器或某個FPGA以組播的方式同時向多個DSP傳送數(shù)據(jù)，每個DSP會根據(jù)自身的控制信息對數(shù)據(jù)進行不同的處理，完成處理后的各DSP會將數(shù)據(jù)發(fā)往同一個FPGA進行合并，從而完成對數(shù)據(jù)的分布式處理。
    (4)上下行處理合并在同一個板上
    將上下行處理合并在同一個板上是該架構(gòu)的又一大特點。上下行的合并有利于對資源的充分利用，同時也可以根據(jù)場景的不同靈活地分配上下行資源，充分地體現(xiàn)了高性能、低消耗的特點，使其具有很強的現(xiàn)實意義。
    (5)具有高穩(wěn)定性和易于布局布線的特點
    由于串行RapidIO提供了可靠的錯誤檢測機制，并且將傳輸時鐘嵌入到數(shù)據(jù)中，消除了數(shù)據(jù)與傳輸時鐘之間的信號偏移，因而使得芯片間的數(shù)據(jù)可以準(zhǔn)確、穩(wěn)定地傳輸。另一方面，串行RapidIO即使工作在4x模式下也只需要19個引腳，其低引腳數(shù)的特點使得各芯片在布局布線方面的復(fù)雜度顯著降低，變得十分簡單。
3．2 測試驗證
    硬件實現(xiàn)圖2所示的架構(gòu)共使用了1片MPC8572CPU，2片VIRTEX-5LXT系列的FPGA(FPGA1／2)，3片 TNS320TC16488 DSF(DSP 1／2／3)以及TS1578 SRIO SWITCH。其中，CPU和FPGA均采用3．125 Gb／s的4x模式；DSP則采用3．125 Gb／s的1x模式。
    表1顯示了多條數(shù)據(jù)通路同時進行數(shù)據(jù)通信的實測峰值流量。其中，任意一條數(shù)據(jù)通路的發(fā)送流量與接收流量都是相等的，由此可以證明該架構(gòu)可以對數(shù)據(jù)進行可靠完整的傳輸。與此同時，4x模式(1x模式)下的數(shù)據(jù)流量可以達到8．76 Gb／s(2．23 Gb／s)，這與第3．1節(jié)中分析的最大9 Gb／s(2．3 Gb／s)左右的流量相吻合，也驗證了該架構(gòu)對數(shù)據(jù)的高速低延時傳輸特性。

    為了驗證該架構(gòu)進行分布式處理的可行性，特意在FPGA 1與DSP1／2／3之間進行了多播實驗。實驗結(jié)果如表2所示，各DSP均能接收到來自FPGA 1的多播數(shù)據(jù)，且各DSP的接收流量與FPGA 1的發(fā)送流量相同，由此可以推斷各DSP能完整接收FPGA 1發(fā)送的多播數(shù)據(jù)，從而證明了分布式處理是可行的。另外，從測試結(jié)果可以發(fā)現(xiàn)，不同的數(shù)據(jù)通路在同一時間段均能近似以最大流量的方式進行通信。這充分說明了該架構(gòu)具有點對點靈活通信的特性。

    通過以上的測試驗證，一方面證明了第3．1節(jié)中的優(yōu)點分析是正確的。另一方面也證明了使用本文提出的架構(gòu)方案完成各芯片間的數(shù)據(jù)傳輸是合理可行的。對于本文提出的架構(gòu)而言，各種拓撲結(jié)構(gòu)均能通過Ra-pidIO實現(xiàn)，因此，保證了數(shù)據(jù)在各芯片間能夠自由可靠地傳輸，確保了該架構(gòu)能夠很好地完成基帶處理任務(wù)。

4 結(jié) 語
    串行RapidIO是一種用于芯片或背板間互聯(lián)的新型高速接口。本文提出的基于串行RapidIO的無線通信基帶處理系統(tǒng)架構(gòu)具有靈活、可靠、高性能等特點，使其相對于傳統(tǒng)的基帶處理系統(tǒng)架構(gòu)體現(xiàn)出了很強的優(yōu)越性，能夠很好地滿足無線通信技術(shù)的發(fā)展需求，具有很長的生命周期和廣闊的應(yīng)用空間。