減少DDR記憶體驗(yàn)負(fù)載的探測(cè)技術(shù)

DDR內(nèi)存已成為系統(tǒng)DRAM的主要技術(shù)，而DDR系統(tǒng)的驗(yàn)證則是新的數(shù)字系統(tǒng)設(shè)計(jì)最具挑戰(zhàn)性且費(fèi)時(shí)的工作之一。邏輯分析儀是協(xié)助工程師驗(yàn)證這些系統(tǒng)的重要工具，但在成本與空間的限制下，邏輯分析儀探測(cè)技術(shù)變成了一個(gè)值得深思的問題。

理想上，DDR的可測(cè)試性應(yīng)成為最終設(shè)計(jì)的一部份，以利于在測(cè)試臺(tái)進(jìn)行系統(tǒng)的驗(yàn)證，因?yàn)樵谡麄€(gè)產(chǎn)品生命周期中的工程設(shè)計(jì)與委外代工都會(huì)增加成本。然而礙于邏輯分析儀探測(cè)點(diǎn)的電氣負(fù)載與空間需求，這種作法直到今天仍不可行。新的免接頭式邏輯分析儀探測(cè)技術(shù)使DDR可測(cè)試性得以結(jié)合到產(chǎn)品的最初與最終階段，對(duì)成本、電路板空間或信號(hào)完整性的影響十分有限。

免接頭式探測(cè)技術(shù)

最近，一些邏輯分析儀廠商推出了一種新的"免接頭式"(Connector-Less)測(cè)試探棒，它們采用壓縮互連(compression interconnect)技術(shù)，省去了在目標(biāo)上使用接頭的不便。取代接頭的是置于代測(cè)電路板上的小著陸焊墊(landing pads)，測(cè)試探棒的電氣互連會(huì)被壓縮到這些焊墊上，以構(gòu)成電氣接點(diǎn)。拿掉占面積的接頭，意謂著結(jié)合邏輯分析儀可測(cè)試性只需要用到最小的空間。此外，不使用接頭也能減少測(cè)試探棒的總負(fù)載。較低的測(cè)試探棒電氣負(fù)載(< 0.7 pF)，表示當(dāng)連接測(cè)試探棒時(shí)，信號(hào)不會(huì)受到電氣的干擾。而且，由于代測(cè)電路板上面并未留有接頭，所以在未連接測(cè)試探棒時(shí)，只剩下著陸焊墊，而這些焊墊的負(fù)載非常的小(~80fF)?，F(xiàn)在，將邏輯分析儀的測(cè)試點(diǎn)放入最終的生產(chǎn)設(shè)計(jì)中已是實(shí)際可行的作法。

DDR系統(tǒng)

DDR內(nèi)存最常見的一種實(shí)作方式，就是使用插座式的DIMM或SO-DIMM。工程師將多個(gè)184接腳的DIMM并排放置，并且共享內(nèi)存總線來提高儲(chǔ)存容量。這種實(shí)作方式具備了彈性擴(kuò)充的好處，因而廣泛應(yīng)用于計(jì)算機(jī)系統(tǒng)中。此種實(shí)作方式看似簡(jiǎn)單，實(shí)際上系統(tǒng)工程師必須解決許多問題與限制。

第一個(gè)問題是空間。電路板的空間是有限的，因此內(nèi)存系統(tǒng)的實(shí)作應(yīng)盡可能占用較小的空間。

第二個(gè)重要的限制是成本。成本的主要影響在于必須減少代測(cè)電路板上的層數(shù)。許多DDR系統(tǒng)都是在4層PCB板上實(shí)作，而它們只有2個(gè)信號(hào)層。雖然DDR插座是針對(duì)這類路由來做腳位安排，但要容納DDR系統(tǒng)也需要的各種電路其實(shí)是一大挑戰(zhàn)。

信號(hào)完整性是工程師必須面對(duì)的另一個(gè)問題。少量的信號(hào)與高資料速率，使DDR系統(tǒng)的實(shí)作變得非常困難。再加上只有2個(gè)路由層及系統(tǒng)必須盡可能縮小的額外限制，造成設(shè)計(jì)超出邊限的情況將會(huì)持續(xù)出現(xiàn)。

最后但很重要的一個(gè)問題就是可測(cè)試性。工程師在面對(duì)以上所有的限制之后，系統(tǒng)中通常已經(jīng)沒有太大的空間可以結(jié)合可測(cè)試性了，然而可測(cè)試性卻是產(chǎn)品驗(yàn)證與快速上市的關(guān)鍵。更糟的是，在產(chǎn)品生命周期中經(jīng)常會(huì)變更設(shè)計(jì)或進(jìn)行昂貴的工程。當(dāng)產(chǎn)品在生產(chǎn)過程中有所變更時(shí)，必須有一個(gè)快速而可靠的方法來驗(yàn)證這些變更是否改變了設(shè)計(jì)的原始功能?；陔姎庳?fù)載與空間/路由的需求，直到今天仍無法在生產(chǎn)設(shè)計(jì)中加入可測(cè)試性?，F(xiàn)在，免接頭式邏輯分析儀探測(cè)技術(shù)讓一切都改觀了。

使用免接頭式探測(cè)技術(shù)來執(zhí)行DDR驗(yàn)證

免接頭式邏輯分析儀測(cè)試探棒非常適合用于DDR系統(tǒng)的除錯(cuò)，主要的理由包括占位面積小、連接時(shí)的負(fù)載低、不連接時(shí)的負(fù)載幾乎微不足道、以及flow-through routing(布線穿透)能力。為說明這類探測(cè)技術(shù)的能力與多元性，當(dāng)配備如安捷倫科技的Soft Touch等免接頭式測(cè)試探棒時(shí)，可以考慮以下的內(nèi)存系統(tǒng)。

下圖是一個(gè)使用4插座、184接腳DIMM的DDR系統(tǒng)之布局范例。這個(gè)系統(tǒng)利用位于終端之間的免接頭式測(cè)試探棒(mid-bus探測(cè))來作2個(gè)阻抗匹配。這個(gè)圖顯示了所有2x信號(hào)(資料和stbs)的上方路由，而1x信號(hào)(地址和控制)則是在電路板底部以類似的方式傳送。每根Soft Touch測(cè)試探棒所占的面積包含了34個(gè)頻道的可測(cè)試性。要測(cè)試DDR系統(tǒng)中的2x資料，需要3個(gè)占位面積。PCB底部包含2個(gè)Soft Touch占位面積，可測(cè)試所有的1x DDR信號(hào)。為了解免接頭式測(cè)試探棒的能力，必須探討對(duì)系統(tǒng)所造成的額外影響。

圖1. DDR系統(tǒng)的Soft Touch探測(cè)技術(shù)之布局范例(只顯示上方的2x數(shù)據(jù))

空間的影響

增加免接頭式測(cè)試探棒的占位面積，會(huì)使內(nèi)存系統(tǒng)所需的空間在X軸多出0.39英吋。換句話說，負(fù)載終端電阻的位置必須離最后一個(gè)DIMM插座0.39英吋。如果量測(cè)內(nèi)存系統(tǒng)從最左邊驅(qū)動(dòng)器IC所產(chǎn)生的電路板trace到負(fù)載終端電阻最右邊的相對(duì)大小，可以發(fā)現(xiàn)使用免接頭測(cè)試探棒所增加的空間小于10%。

免 接頭式測(cè)試探棒另一個(gè)值得贊賞的優(yōu)點(diǎn)，就是flow-through routing能力。邏輯分析儀測(cè)試探棒的占位面積與腳位安排，使信號(hào)能夠橫跨各個(gè)測(cè)試點(diǎn)而不必改變層。也就是說在DDR系統(tǒng)中，不需要使用額外的層來結(jié)合邏輯分析儀可測(cè)試性。這對(duì)于在4層電路板上實(shí)作的系統(tǒng)非常重要。

電氣的影響在上面的范例中，額外的可測(cè)試性降低了系統(tǒng)的信號(hào)完整性。在權(quán)衡可測(cè)試性與縮小邊限兩者的重要性時(shí)，這個(gè)問題轉(zhuǎn)變成"邊限縮小的程度有多大?"，對(duì)這類微導(dǎo)片電路板trace而言，其相當(dāng)于~3pF/inch的電容。為檢視邏輯分析儀測(cè)試探棒所導(dǎo)致的額外負(fù)載，請(qǐng)考慮連接測(cè)試探棒與未連接測(cè)試探棒兩種情況。W典型的4層DDR系統(tǒng)在 PCB的外層使用0.005英吋的電路板trace寬度。這些層均設(shè)計(jì)成50

CASE 1:當(dāng)連接測(cè)試探棒時(shí)

可測(cè)試性所造成的額外電路板trace = 0.390"

電路板trace的寄生電容 = (0.390") * (3pF/inch) = 1.17pF

額外的測(cè)試探棒電容 = 0.7pF (附注：含焊墊)

可測(cè)試性所造成的額外總電容 = 1.17pF + 0.7pF = 1.87pF

CASE 2:當(dāng)未連接測(cè)試探棒時(shí)

可測(cè)試性所造成的額外電路板trace = 0.390"

電路板trace的寄生電容 = (0.390") * (3pF/inch) = 1.17pF

額外的測(cè)試探棒焊墊電容 = 80 fF

可測(cè)試性所造成的額外總電容 = 1.17pF + 0.08pF = 1.25pF

為了解這個(gè)電容是否重要，必須執(zhí)行第一級(jí)的系統(tǒng)分析。

驅(qū)動(dòng)器所感測(cè)到的DDR系統(tǒng)電容

原始系統(tǒng)的電路板trace總長(zhǎng)度 = 2.767" (附注：使用最長(zhǎng)的2x電路板trace)

電路板trace的寄生電容 = (2.767") * (3pF/inch) = 8.3pF

DIMM的集總電容 = 5pF (附注：DDR333、DQ、DQS、DM)

總線上的DIMM數(shù)量 = 4

DIMM所造成的電容 = (4) * (5pF) = 20pF

DDR系統(tǒng)的總電容 = 8.3pF + 20pF = 28.3pF

第一級(jí)分析顯示當(dāng)連接測(cè)試探棒時(shí)，只會(huì)在驅(qū)動(dòng)器所感測(cè)到的電容中增加6%，更重要的是，當(dāng)未連接測(cè)試探棒時(shí)，PCB上的測(cè)試點(diǎn)和電路板trace只會(huì)增加 4%。這表示在最終的生產(chǎn)設(shè)計(jì)中加入免接頭式測(cè)試探棒的占位面積，對(duì)系統(tǒng)的信號(hào)完整性并不會(huì)造成太大的影響。在產(chǎn)品中結(jié)合可測(cè)試性的優(yōu)點(diǎn)極具價(jià)值，縮小 4%的邊限絕對(duì)值得。

成本的影響

因?yàn)闇y(cè)試點(diǎn)不需使用接頭，所以不會(huì)增加產(chǎn)品最終零件的成本，亦即這個(gè)內(nèi)建的DDR可測(cè)試性對(duì)于所有密集的應(yīng)用來說是免費(fèi)的。

結(jié)語

當(dāng)設(shè)計(jì)周期時(shí)間快速的產(chǎn)品時(shí)，總要面對(duì)在可測(cè)試性與時(shí)程和邊限之間取舍的難題。要擁有可靠的可測(cè)試性，除了PCB的空間與系統(tǒng)邊限外，還需要事前的考慮與規(guī)劃，所幸可靠的可測(cè)試性終究能夠縮短產(chǎn)品的上市時(shí)程。DDR系統(tǒng)是進(jìn)行這些工程取舍的最佳范例。要證明在設(shè)計(jì)中結(jié)合固定的邏輯分析測(cè)試點(diǎn)是合理的，其實(shí)非常困難，這當(dāng)中涉及了電路板空間、路由層與接頭成本等因素。隨著免接頭式邏輯分析儀測(cè)試探棒的問世，這項(xiàng)證明工作變得容易多了。現(xiàn)在，DDR系統(tǒng)已經(jīng)可在最終設(shè)計(jì)中進(jìn)行完整的測(cè)試，其對(duì)系統(tǒng)的大小、信號(hào)完整性與成本并沒有太大的影響。