基于EDA技術的數(shù)字頻率計的設計

引 言

EDA技術是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件語言為系統(tǒng)邏輯描述的主要方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件設計的電子系統(tǒng)到硬件系統(tǒng)的設計，最終形成集成電子系統(tǒng)或專用集成芯片的一門新技術。其設計的靈活性使得EDA技術得以快速發(fā)展和廣泛應用。

本文以Max+PlusⅡ軟件為設計平臺，采用VHDL語言實現(xiàn)數(shù)字頻率計的整體設計。

1 工作原理

眾所周知，頻率信號易于傳輸，抗干擾性強，可以獲得較好的測量精度。因此，頻率檢測是電子測量領域最基本的測量之一。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。通常情況下計算每秒內待測信號的脈沖個數(shù)，即閘門時間為1 s。閘門時間可以根據(jù)需要取值，大于或小于1 s都可以。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。一般取1 s作為閘門時間。

數(shù)字頻率計的關鍵組成部分包括測頻控制信號發(fā)生器、計數(shù)器、鎖存器、譯碼驅動電路和顯示電路，其原理框圖如圖1所示。

2 設計分析

2.1 測頻控制信號發(fā)生器

測頻控制信號發(fā)生器產(chǎn)生測量頻率的控制時序，是設計頻率計的關鍵。這里控制信號CLK取為1 Hz，2分頻后就是一個脈寬為1 s的時鐘信號FZXH，用來作為計數(shù)閘門信號。當FZXH為高電平時開始計數(shù);在FZXH的下降沿，產(chǎn)生一個鎖存信號SCXH，鎖存數(shù)據(jù)后，還要在下次 FZXH上升沿到來之前產(chǎn)生清零信號CLEAR，為下次計數(shù)做準備，CLEAR信號是上升沿有效。

2.2 計數(shù)器

計數(shù)器以待測信號FZXH作為時鐘，在清零信號CLEAR到來時，異步清零;FZXH為高電平時開始計數(shù)。本文設計的計數(shù)器計數(shù)最大值是99 999 999。

2.3 鎖存器

當鎖存信號SCXH上升沿到來時，將計數(shù)器的計數(shù)值鎖存，這樣可由外部的七段譯碼器譯碼并在數(shù)碼管上顯示。設置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存器的位數(shù)應跟計數(shù)器完全一樣，均是32位。

2.4 譯碼驅動電路

本文數(shù)碼管采用動態(tài)顯示方式，每一個時刻只能有一個數(shù)碼管點亮。數(shù)碼管的位選信號電路是74LS138芯片，其8個輸出分別接到8個數(shù)碼管的位選;3個輸入分別接到EPF10K10LC84-4的I/O引腳。

2.5 數(shù)碼管顯示

本文采用8個共陰極數(shù)碼管來顯示待測頻率的數(shù)值，其顯示范圍從O～99 999 999。

以下是數(shù)碼管段選的程序：

2.6 程序

綜合以上模塊分析，可以得到如下程序：

3 結 語

本文采用EDA設計方法，把數(shù)字頻率計系統(tǒng)組建分解成若干個功能模塊進行設計描述，選用Altera公司生產(chǎn)的FPGA產(chǎn)品FLEX10K系列的 EPF10K10LC84-4芯片，下載適配后，便可以在數(shù)碼管上顯示出待測頻率的數(shù)值。實驗證明，其軟件設計思想清晰，硬件電路簡單，具有一定的實用性。