臺(tái)積電聯(lián)合ARM開發(fā)65nm測(cè)試芯片

時(shí)間：2006-07-28 17:01:26

關(guān)鍵字： ARM 臺(tái)積電芯片 65NM

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[導(dǎo)讀]臺(tái)灣臺(tái)積電（Taiwan Semiconductor Manufacturing，TSMC）與英國ARM公司聯(lián)合開發(fā)成功了面向65nm工藝低耗電LSI設(shè)計(jì)的測(cè)試芯片?！?5nm工藝的芯片制造在半導(dǎo)體代工廠商中尚無先例”（北美TSMC）。為分別減小工作時(shí)和待

臺(tái)灣臺(tái)積電（Taiwan Semiconductor Manufacturing，TSMC）與英國ARM公司聯(lián)合開發(fā)成功了面向65nm工藝低耗電LSI設(shè)計(jì)的測(cè)試芯片。“65nm工藝的芯片制造在半導(dǎo)體代工廠商中尚無先例”（北美TSMC）。為分別減小工作時(shí)和待機(jī)時(shí)的耗電，此次的測(cè)試芯片在TSMC的制造工藝中首次采用了新的電路技術(shù)。具體而言，為減小工作時(shí)的耗電，引入了動(dòng)態(tài)控制電源電壓和工作頻率的技術(shù)。通過這一動(dòng)態(tài)控制技術(shù)的應(yīng)用，每種工作模式都可以使用最低的電源電壓來驅(qū)動(dòng)。這樣，就把工作時(shí)的耗電減小到了原來的1/2以下。　　為減小待機(jī)時(shí)的耗電，采用了“Coarse Grain”方式的“MTCMOS”技術(shù)，通過開關(guān)斷掉不工作的電路時(shí)鐘的電源。這樣，待機(jī)時(shí)的耗電大約可以減至原來的1/10。作為MTCMOS技術(shù)的實(shí)現(xiàn)手段，原來采用的方法是每個(gè)門電路附帶一個(gè)開關(guān)的，而此次則采用了一定規(guī)模的電路使用一個(gè)開關(guān)的“Coarse Grain”方式。與Fine Grain方式相比，Coarse Grain方式具有待機(jī)電流更小、電路面積更小的特點(diǎn)。　　兩公司此次試制的測(cè)試芯片中，除CPU內(nèi)核“ARM926EJ-S”外，還集成了低耗電的內(nèi)存塊、Level Shifter、Retention型正反器電路、多個(gè)電源區(qū)域用的分離單元等。測(cè)試芯片的制造中采用了低漏電工藝。