波形發(fā)生器如何構(gòu)建?基于Verilog打造自己的DDS任意波形發(fā)生器

波形發(fā)生器在各大行業(yè)中均有使用，帶來(lái)了諸多便利。對(duì)于波形發(fā)生器，小編在往期文章中做過(guò)很多介紹。本文中，主要在于探討波形發(fā)生器的實(shí)現(xiàn)過(guò)程。具體而言，將介紹基于Verilog實(shí)現(xiàn)DDS任意波形發(fā)生器。如果你是波形發(fā)生器的愛(ài)好者，疑惑想要了解本文的探討內(nèi)容，都不妨繼續(xù)往下閱讀哦。

一、總體方案實(shí)現(xiàn)及系統(tǒng)框圖

在該DDS電路組成上，包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路。頻率累加器對(duì)輸入信號(hào)進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)，相位累加器對(duì)代表頻率的M位二進(jìn)制碼進(jìn)行累加運(yùn)算，產(chǎn)生后面波形存儲(chǔ)器所需的查表地址，幅度/相位轉(zhuǎn)換電路實(shí)際上就是一個(gè)波形存儲(chǔ)器，供查表使用，讀出數(shù)據(jù)送人D/A轉(zhuǎn)換器和低通濾波器。

系統(tǒng)設(shè)計(jì)原理框圖如下：

系統(tǒng)設(shè)計(jì)原理框圖

二、系統(tǒng)組成模塊簡(jiǎn)介

1、頂層模塊

頂層模塊是系統(tǒng)程序的主模塊，它負(fù)責(zé)將fom查找表、相位累加等模塊組裝在一起，通過(guò)調(diào)用的關(guān)系使它們組合成為一個(gè)有機(jī)的整體。在頂層模塊中，定義了參考時(shí)鐘的輸入，復(fù)位端口，波形輸出、頻率控制字等。

2、相位累加器模塊

相位累加器是決定系統(tǒng)性能的關(guān)鍵部分，主要是利用頻率控制字和相位控制字來(lái)累加出尋址地址。相位累加器在基準(zhǔn)頻率信號(hào)clk的控制下以頻率控制字data為步長(zhǎng)進(jìn)行累加運(yùn)算，產(chǎn)生需要的頻率控制數(shù)據(jù)，在時(shí)鐘的控制下把累加的結(jié)果作為波形存儲(chǔ)器ROM的地址，實(shí)現(xiàn)對(duì)波形存儲(chǔ)器ROM的尋址。由于相位累加模塊通過(guò)C語(yǔ)言實(shí)現(xiàn)比較容易，故我們沒(méi)有單獨(dú)成立一個(gè)模塊，而是將它集成到了頂層模塊的一個(gè)always語(yǔ)句塊中：

case(choose_wave) 2‘b00:begin

sin_ena <= 1’b1;

cos_ena <= 1‘b0;

sawtooth_ena <= 1’b0;

triangle_ena <= 1‘b0;

if(ADD_B > 256) ADD_B <= 0; //關(guān)鍵代碼，實(shí)現(xiàn)相位累加的功能

else ADD_B <= ADD_A + ADD_B;

end

2’b01:begin

cos_ena <= 1‘b1;

sin_ena <= 1’b0;

sawtooth_ena <= 1‘b0;

triangle_ena <= 1’b0;

if(ADD_B > 256) ADD_B <= 0; //關(guān)鍵代碼，實(shí)現(xiàn)相位累加的功能

else ADD_B <= ADD_A + ADD_B;

end

2‘b10:begin

sin_ena <= 1’b0;

cos_ena <= 1‘b0;

sawtooth_ena <= 1’b1;

triangle_ena <= 1‘b0;

if(ADD_B > 256) ADD_B <= 0; //關(guān)鍵代碼，實(shí)現(xiàn)相位累加的功能

else ADD_B <= ADD_A + ADD_B;

end

2’b11:begin

sin_ena <= 1‘b0;

cos_ena <= 1’b0;

sawtooth_ena <= 1‘b0;

triangle_ena <= 1’b1;

if(ADD_B > 256) ADD_B <= 0; //關(guān)鍵代碼，實(shí)現(xiàn)相位累加的功能

else ADD_B <= ADD_A + ADD_B;

end

default:begin

ADD_B <= 9‘b0;

sin_ena <= 1’b0;

cos_ena <= 1‘b0;

sawtooth_ena <= 1’b0;

triangle_ena <= 1‘b0;

end

endcase

在程序中還出現(xiàn)了一個(gè)變量(wave_choose)這是一個(gè)用來(lái)選擇所要輸出波形的一個(gè)變量，通過(guò)它可以控制輸出的波形種類(lèi)(正弦波，余弦波，三角波，鋸齒波)。但是由于在設(shè)計(jì)的時(shí)候沒(méi)有考慮到存在負(fù)值的影響，導(dǎo)致最后綜合的結(jié)果不正確，經(jīng)過(guò)詢(xún)問(wèn)老師知道修改方法是將rom查找表中所有采樣點(diǎn)的電壓負(fù)值全部抬高，消除負(fù)值，但是由于時(shí)間的原因沒(méi)有來(lái)得及修改，也不知道方案修改的結(jié)果。

3、查找表

本模塊實(shí)現(xiàn)的是一個(gè)rom存貯器，用于存儲(chǔ)采樣的波形數(shù)據(jù)，并提供地址查找的功能。具體實(shí)現(xiàn)的過(guò)程：

1) 首先使用數(shù)學(xué)工具計(jì)算得到波形采樣點(diǎn)，生成mif文件

2) 導(dǎo)入數(shù)據(jù)采樣點(diǎn)，給每一個(gè)采樣點(diǎn)分配地址，并提供外部尋址的接口，此過(guò)程可以通過(guò)Quartas Ⅱ來(lái)輔助完成

由于我們組的設(shè)計(jì)時(shí)在modelsim下進(jìn)行的，modelsim面向的是仿真，它不會(huì)產(chǎn)生所謂的“rom”這種實(shí)際的電路，所以我們沒(méi)有采用這樣的方法，而是簡(jiǎn)單的使用case語(yǔ)句來(lái)實(shí)現(xiàn)。雖然這樣也能得到預(yù)期的效果，但是它卻沒(méi)有真正的生成一個(gè)“rom”，根據(jù)我組的綜合結(jié)果來(lái)看，使用case語(yǔ)句生成的是一個(gè)與輸入相關(guān)的復(fù)雜的邏輯網(wǎng)絡(luò)，而不是rom那樣有一定規(guī)則的電路結(jié)構(gòu)。一下是我們使用C語(yǔ)言產(chǎn)生采樣點(diǎn)的程序：

void main(){ int i，j = 0;;

FILE *fp;

fp=fopen(“data.txt”，“w”);

for(i=0;i<=256;i++){

//j=255*sin(2*3.14159/256*i)+0.5;//四舍五入

fprintf(fp，“i=%d，\tj=%d\n”，i，j); }

fclose(fp); }

以上便是此次小編帶來(lái)的“波形發(fā)生器”相關(guān)內(nèi)容，通過(guò)本文，希望大家對(duì)如何基于Verilog開(kāi)發(fā)DDS任意波形發(fā)生器具備一定的了解。如果你喜歡本文，不妨持續(xù)關(guān)注我們網(wǎng)站哦，小編將于后期帶來(lái)更多精彩內(nèi)容。最后，十分感謝大家的閱讀，have a nice day!