集成壓控振蕩器(VCO)的鎖相環(huán)(PLL)ADF4371以及類似的 ADF4372, 都充分體現(xiàn)了ADI為滿足這些嚴苛的應用需求所付出的努力。
圖1. ADF4371框圖。
為了盡可能擴大頻率覆蓋范圍，ADF4371/ADF4372 的VCO可覆蓋4 GHz至8 GHz的倍頻范圍，此外，通過在輸出端使用分頻器，進行1/2/4/8/16/32/64分頻，能夠在主輸出端RF8實現(xiàn)62.5 Mhz至8000 MHz之間的全頻覆蓋。同時提供完全相同的第二個輸出，支持用戶驅動轉換器時鐘。對于8 GHz輸出頻率，在100 kHz偏置下，VCO的開環(huán)相位噪聲為–109 dBc/Hz。
直到最近，生成高頻率還需要使用外部倍頻器，該器件通常采用GaAs工藝制造，通常需要進行額外的濾波和放大，以解決濾波帶來的問題。
為了獲得更高頻率，ADF4371/ADF4372集成了一個倍頻器，通過差分引腳RF16提供8 GHz至16 GHz的輸出。ADF4371還配有四倍頻器，在差分輸出端RF32生成16 GHz至32GHz的輸出。為了最大限度降低生成的倍頻器噪聲，ADF4371/ADF4372內置跟蹤濾波器，以優(yōu)化實現(xiàn)所需頻率的功率等級，同時抑制倍頻器噪聲。在二倍頻輸出端，VCO饋通噪聲為–45 dBc。在四倍頻輸出端，噪聲被抑制在約為–35 dBc的水平。
對PLL電路實施改進意味著ADF4371/ADF4372產(chǎn)品的PLL品質因數(shù)可以低至–234 dBc/Hz，在同時具有–127 dBc/Hz的低1/f噪聲（在1 GHz標稱輸出頻率下，10 kHz偏置）時，用戶就可以實現(xiàn)低至40 fsrms抖動量（1 kHz至100 MHz積分范圍）的時鐘，非常適合要求嚴苛的轉換器時鐘應用。為了盡可能減少環(huán)路中可能出現(xiàn)的電阻噪聲， 建議使用簡單的低通濾波器，并使用小阻值。要實現(xiàn)低噪聲目標，必須使用高頻率（250 MHz，或在使能基準頻率倍頻器時，使用125 MHz）超低噪聲的參考源。對于整數(shù)N分頻應用，鑒頻鑒 相器(PFD)的最大工作頻率可達到 250 MHz。倍頻VCO差分輸出RF16可直接連接至一些ADI轉換器，無需使用會增加成本和提高性能的外部巴倫電路。6.144 GHz至12.288 GHz的性能不會惡化。
圖2. 6.144 GHz時的RMS抖動。
對于無線和儀器儀表應用，ADF4371/ADF4372內置的39位分辨率∑-?調制器，可以實現(xiàn)0Hz頻率誤差的亞毫赫茲級(submillihertz)的分辨率。在這種情況下，ADF4371 PFD能夠以最大160 MHz PFD頻率運行。在這些應用中，ADF4371/ADF4372提供< 48 fs的rms抖動。ADF4371還具有行業(yè)領先的PLL雜散性能，PFD雜散低至–100 dBc，未濾波的整數(shù)邊界雜散低至–55 dBc。這種性能水平極大簡化了頻率規(guī)劃工作，可縮短產(chǎn)品上市時間。許多小數(shù)N分頻PLL和VCO器件采用前所未有的小數(shù)N分頻雜散機制，會導致額外的未知特性和頻率規(guī)劃工作，由此增加復雜性和成本。
圖3. 12.288 GHz時的RMS抖動。
ADF4371/ADF4372 PLL/VCO器件采用7 mm × 7 mm、48引腳基板柵格陣列(LGA)封裝。只需極少的額外去耦，因此可以使用小型解決方案實現(xiàn)出色性能。
為實現(xiàn)最佳性能，建議使用優(yōu)質低壓差(LDO)穩(wěn)壓器，例如 ADM7150 或 LT3045 VCO可以采用3.3 V或5 V電源，剩余部分的電路則由3.3 V電軌供電。ADF4371可以使用ADIsimPLL?進行仿真，以幫助用戶設計實現(xiàn)整個PLL系統(tǒng)所需的適當外部元件電路。
ADF4371具有行業(yè)領先的頻率覆蓋范圍、性能和小尺寸，可以滿足新通信和儀器儀表系統(tǒng)的高要求。
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