解決高速電路信號過沖的問題的有效方法，你知道嗎？

你知道解決高速電路信號過沖的問題的有效方法嗎?過沖是高速電路信號里面的棘手問題之一，本文主要闡述何為過沖，以及用什么方法可以有效解決此問題?下面我們趕緊進入正文吧!

1)何為過沖?

當較快的信號沿驅動一段較長的走線， 而走線拓撲上又沒有有效的匹配時， 往往會產(chǎn)生過沖。過沖帶來的問題主要是“1”電平高于接收端器件的輸入最大電壓值(VIHmax)，或“0”電平低于接收端器件的輸入最小電壓值(VILmin)，這樣可能給器件帶來潛在的累積性傷害，縮短其工作壽命，從而影響產(chǎn)品的長期穩(wěn)定性 。

2)解決方案

解決過沖的一般方法是匹配，或叫端接( Termination)。匹配的中心思想是消滅信號路徑端點的阻抗突變，歸納一下，無非可以總結為兩種形式：源端的串行匹配(如下圖的PCB所示)，用于消滅二次反射，以及終端的并行匹配，用于消滅一次反射。

不是每種匹配方式都適用于任何場合，例如， 50ohm 并行匹配一般不用于 LVTTL/LVCMOS 等電平邏輯，因為電阻上消耗的功耗大得難以接受;除了匹配之外，還有另外一種改善過沖的行之有效的方法，那就是令驅動端的信號沿變緩，使得原先的高速信號變得不那么“高速”。使信號沿變緩的最常用的手法，就是降低驅動器的驅動電流。這種手法在FPGA/CPLD設計中尤為常用。

3)振鈴

過沖往往伴隨有振鈴，或者說，過沖是振鈴的一部分。振鈴產(chǎn)生的第一次峰值電壓，就是過沖。之所以要將二者區(qū)分來講，是因為振鈴的危害除了過沖外，還有其產(chǎn)生的電壓波動可能多次跨越邏輯電平的閾值電壓，使得接收端產(chǎn)生誤判，對于CMOS器件來說，振鈴過程中還可能使得上、下MOS管同時導通的時間延長，急劇地增加功耗，影響器件壽命。

既然振鈴和過沖的產(chǎn)生機理一致，對它的處理方式也就和處理過沖無異，這里僅作簡要的理論闡述。以上就是解決高速電路信號過沖的問題的有效方法解析，希望能給大家?guī)椭?