要把PLL鎖定時(shí)間從4.5 ms 縮短到 360 μs？這個(gè)方法教給你

本文以高度集成的解調(diào)器和頻率合成器 ADRF6820 為例，告訴大家如何手動(dòng)選擇頻段以縮短PLL鎖定時(shí)間。

PLL 鎖定過程包括兩個(gè)步驟：

1. 通過內(nèi)部環(huán)路自動(dòng)選擇頻段（粗調(diào)）。在寄存器配 期間，PLL 首先根據(jù)內(nèi)部環(huán)路進(jìn)行切換和配置。隨后由一個(gè)算法驅(qū)動(dòng) PLL 找到正確的 VCO 頻段。

2. 通過外部環(huán)路細(xì)調(diào)。PLL 切換到外部環(huán)路。鑒相器和電荷泵配合外部環(huán)路濾波器工作，形成一個(gè)閉環(huán)，確保 PLL 鎖定到所需頻率。校準(zhǔn)大約需要 94,208 個(gè)鑒頻鑒相器 (PFD) 周期；對于一個(gè)30.72 MHz fPFD，這相當(dāng) 于3.07 ms。

2?? 讀取鎖定檢測 (LD) 狀態(tài)位。若 LD 為 1，表明 VCO 已鎖定。

3?? 通過串行外設(shè)接口 (SPI) 回讀寄存器 0x46 的位 [5:0]。假設(shè)其值為A，將系統(tǒng)中所有需要的 LO 頻率對應(yīng)的寄存器值保存到 EEPROM。由此便可確定頻率和相關(guān)寄存器值的表格。

4?? 為縮短LD時(shí)間，將 ADRF6820 置于手動(dòng)頻段選擇模式，并用第 3 步收集到的數(shù)據(jù)手動(dòng)編程。手動(dòng)編程步驟如下：

1. 將寄存器 0x44 設(shè)置為 0x0001：禁用頻段選擇算法；

2. 將寄存器 0x45 的位 7 設(shè)為 1，從而將 VCO 頻段源設(shè)為已保存的頻段信息，而不是來自頻段計(jì)算算法。用第3步記錄的寄存器值設(shè)置寄存器 0x45 中的位 [6:0]；

3. 通過寄存器 0x22 的位 [2:0] 選擇適當(dāng)?shù)?VCO 頻率范圍；

4. 根據(jù)所需頻率更新寄存器 0x02、寄存器0x03和寄存器 0x04。寄存器 0x02 設(shè)置分頻器 INT 值，即 VCO 頻率 / PFD 的整數(shù)部分；寄存器 0x03 設(shè)置分頻器 FRAC 值，即 (VCO 頻率/PFD ? INT) × MOD；寄存器 0x04 設(shè)置分頻器 MOD 值，即 PFD/頻率分辨率；

5. 監(jiān)視 LD 以檢查頻率是否鎖定。例如，PFD = 30.72 MHz 且 LO = 1600 MHz。

上步分別顯示了自動(dòng)頻段校準(zhǔn)模式和手動(dòng)頻段校準(zhǔn)模式下的鎖定檢測時(shí)間。其中，線 1（鎖定檢測）上的高電平表示 PLL 已鎖定。線 2 (LE) 代表 LE 引腳，是一個(gè)觸發(fā)信號(hào)。注意：鎖定檢測時(shí)間必須從低到高讀取。

自動(dòng)頻段校準(zhǔn)模式下，鎖定時(shí)間約為 4.5 ms；手動(dòng)頻段校準(zhǔn)模式下，鎖定時(shí)間約為 360 μs。數(shù)據(jù)的測量條件為 20 kHz 環(huán)路濾波器帶寬和 250 μA 電荷泵電流配置。

經(jīng)過驗(yàn)證，我們可以看到，利用手動(dòng)頻段選擇，鎖定時(shí)間從典型值 4.5 ms 縮短到了典型值 360 μs。但是對于每個(gè)頻率，建議首先利用自動(dòng)頻段選擇確定最佳頻段值并予以保存，因?yàn)樽罴杨l段值隨器件而異，所以須對每個(gè) ADRF6820 執(zhí)行該程序。VCO 頻段無需因?yàn)闇囟茸兓隆?/span>