DDR內(nèi)存電源該如何設(shè)計(jì)？

現(xiàn)如今，DDR 電源面臨的一個(gè)巨大挑戰(zhàn)是在高瞬態(tài)負(fù)載極端情況下如何控制輸出電壓，CMOS 邏輯系統(tǒng)的功耗主要與時(shí)鐘頻率、系統(tǒng)內(nèi)各柵極的輸入電容以及電源電壓有關(guān)。器件形體尺寸減小后，電源電壓也隨之降低，從而在柵極層大大降低功耗。這種低電壓器件擁有更低的功耗和更高的運(yùn)行速度，允許系統(tǒng)時(shí)鐘頻率升高至千兆赫茲級(jí)別。在這些高時(shí)鐘頻率下，阻抗控制、正確的總線終止和最小交叉耦合，帶來(lái)高保真度的時(shí)鐘信號(hào)。傳統(tǒng)上，邏輯系統(tǒng)僅對(duì)一個(gè)時(shí)鐘沿的數(shù)據(jù)計(jì)時(shí)，而雙倍數(shù)據(jù)速率 (DDR) 內(nèi)存同時(shí)對(duì)時(shí)鐘的前沿和下降沿計(jì)時(shí)。它使數(shù)據(jù)通過(guò)速度翻了一倍，且系統(tǒng)功耗增加極少。

高數(shù)據(jù)速率要求時(shí)鐘分配網(wǎng)絡(luò)設(shè)計(jì)要倍加小心，以此來(lái)最小化振鈴和反射效應(yīng)，否則可能會(huì)導(dǎo)致對(duì)邏輯器件非有意計(jì)時(shí)。圖 1 顯示了兩種備選總線終止方案。第一種方案(A)中，總線終止電阻器放置于分配網(wǎng)絡(luò)的末端，并連接至接地。如果總線驅(qū)動(dòng)器處于低態(tài)下，電阻器的功耗便為零。在高態(tài)下時(shí)，電阻器功耗等于電源電壓(VDD)平方除以總線電阻(源阻抗加端接電阻)。平均功耗為電源電壓平方除以兩倍總線電阻。

圖 1 VTT 端接電壓降低一半端接功耗

第二種方案(B)中，端接電阻器連接至電源電壓 (VTT)，電源電壓為 VDD 電壓的一半。電阻器功耗恒定，且與電源電壓無(wú)關(guān)，其等于 VTT(或(Vdd/2))平方除以端接電阻。相比第一種方法，這種方法產(chǎn)生的功耗僅為其 1/2，但需要增加一個(gè)電源。同時(shí)，它對(duì)電源的要求有些特別。首先，其輸出需要為驅(qū)動(dòng)器電壓 (VDD)的一半;其次，它需要同時(shí)輸出電流和汲取電流。當(dāng)驅(qū)動(dòng)器輸出電壓為低時(shí)，電流來(lái)自 VTT 電源。然而，當(dāng)驅(qū)動(dòng)器為高電平時(shí)，電流流入電源。最后，電源還需要在系統(tǒng)數(shù)據(jù)變化時(shí)在各模式之間轉(zhuǎn)換，且必須提供低源阻抗，直到接近系統(tǒng)的時(shí)鐘速率。

根據(jù)端接電阻、時(shí)鐘頻率和系統(tǒng)電容，確定峰值功耗相對(duì)容易。估算平均功耗要更困難一點(diǎn)，它可以比 1/10 峰值功耗低好幾倍。由于系統(tǒng)為動(dòng)態(tài)且沒(méi)有真正固定不變的時(shí)鐘率，并非每個(gè)周期都對(duì)數(shù)據(jù)計(jì)時(shí)，而且會(huì)有一些三態(tài)的器件，因此您需要考慮所有這些因素。

平均電流是驗(yàn)證系統(tǒng)測(cè)量的一個(gè)重要數(shù)值，因?yàn)樗鼘?duì)確定正確的電源拓?fù)浜苤匾＠?，您可能?huì)在開(kāi)關(guān)式電源低功耗和線性穩(wěn)壓器的低成本和小體積之間進(jìn)行權(quán)衡。