電源完整性綜述，你值得了解

一、電源完整性是指電源波形的質(zhì)量，研究的是電源分配網(wǎng)絡(luò)(PDN)，并從系統(tǒng)供電網(wǎng)絡(luò)綜合考慮，消除或者減弱噪聲對(duì)電源的影響。電源完整性的設(shè)計(jì)目標(biāo)是把電源噪聲控制在運(yùn)行的范圍內(nèi)，為芯片提供干凈穩(wěn)定的電壓，并使它能夠維持在一個(gè)很小的容差范圍內(nèi)(通常為5%以內(nèi))，實(shí)時(shí)響應(yīng)負(fù)載對(duì)電流的快速變化，并能夠?yàn)槠渌盘?hào)提供低阻抗的回流路徑。

二、電源噪聲的主要來源：供電模塊(VRM)的輸出噪聲、走線的直流電阻與寄生電感、同步開關(guān)噪聲(SSN)、電源與地平面諧振噪聲、臨近電源網(wǎng)絡(luò)耦合噪聲、其他部件耦合噪聲。VRM供電模塊通常包括LDO和DC/DC兩種。

大量的芯片引腳在進(jìn)行邏輯狀態(tài)切換時(shí)，會(huì)有一個(gè)大的瞬態(tài)電流流過回路，造成地平面的波動(dòng)，會(huì)造成芯片的地與系統(tǒng)地不一致，稱為地彈;造成芯片和系統(tǒng)的電源有差壓，稱為電源彈。在進(jìn)行PCB疊層設(shè)計(jì)時(shí)，盡可能增大電源平面疊層之間的垂直距離，減少電源平面和地平面之間的垂直間距。下圖是實(shí)際的電源/地信號(hào)的示意圖。

三、電源波動(dòng)的分析：電源之所以會(huì)產(chǎn)生波動(dòng)，是因?yàn)閷?shí)際的電源平面總是存在阻抗的，這樣在瞬間電流流過時(shí)，就會(huì)產(chǎn)生一定的電壓浮動(dòng)，大部分?jǐn)?shù)字電路器件對(duì)電源波動(dòng)的要求在正常電壓的正負(fù)5%范圍之內(nèi)。為了保證每個(gè)芯片都能夠正常供電，就需要對(duì)電源的阻抗進(jìn)行控制(即降低電源平面的阻抗)。對(duì)于器件的供電系統(tǒng)來說，需要在一定的時(shí)間內(nèi)，以恒定的電壓向負(fù)載提供足夠的電流。因此保證足夠低的電源目標(biāo)阻抗，是實(shí)現(xiàn)電源完整性設(shè)計(jì)的唯一方法。電源目標(biāo)阻抗 = 最大允許紋波電壓 / 瞬時(shí)動(dòng)態(tài)電流。當(dāng)然，目標(biāo)阻抗設(shè)計(jì)方法是目前進(jìn)行電源完整性設(shè)計(jì)的有效可靠的方法。目前在電子系統(tǒng)內(nèi)，對(duì)于電源系統(tǒng)整體的供電阻抗要求小于0.001歐姆。

PDN導(dǎo)體上的軌道塌陷或電壓噪聲的根本原因在于，流過PDN阻抗的芯片電流導(dǎo)致PDN互連上產(chǎn)生了電壓降。

PDN的回路電感(包括：封裝引腳寄生電感、擴(kuò)散電感、過孔寄生電感等)是產(chǎn)生地彈和電源彈問題的主要原因。

考慮到電源寄生參數(shù)的影響(寄生電感、寄生電容等)，整個(gè)電源供電系統(tǒng)的實(shí)際模型如下圖所示：

四、電源完整性設(shè)計(jì)策略：

(1)、需要額外關(guān)注PCB過孔、走線和電源平面的通流能力。當(dāng)在一個(gè)平面上布置多個(gè)電源時(shí)，需要進(jìn)行電源平面的分割。電源平面的分割方式要簡潔合理，分割區(qū)域的大小要滿足載流能力的要求。

(2)、盡可能使電源平面與地平面成對(duì)相鄰出現(xiàn)且電源平面與地平面應(yīng)盡可能接近，平面之間的介質(zhì)要盡可能薄。為了保證電源平面與地平面具有良好的電容耦合特性，一般將電源平面與地平面距離控制在5mil以內(nèi)，最大不要超過10mil。如果電源平面與地平面無法相鄰，為了達(dá)到較好的耦合效果，需要在電源和地之間額外加入去耦電容，增強(qiáng)電源與地平面之間的電容耦合特性。

(3)、去耦電容的設(shè)計(jì)：去耦電容的合理使用(電容類型、電容數(shù)量、電容的布局位置)是電源完整性設(shè)計(jì)的重要部分。電容的去耦根據(jù)其擺放位置的不同可以分為：電源引腳去耦、電源平面去耦。電容的去耦作用是有一定的距離要求的，即去耦半徑。進(jìn)行引腳去耦時(shí)，要盡可能縮短焊盤和去耦電容之間引線的長度，引線過長會(huì)引入額外的寄生電感，從而使得去耦電容總的電感增大。BGA類的IC一般都采用平面去耦的方式，而且其引腳數(shù)量眾多，常常在一個(gè)區(qū)域內(nèi)布置幾個(gè)去耦電容同時(shí)給幾個(gè)電源引腳去耦。在去耦電容的布局時(shí)，小容值的靠近IC引腳，大容值的可以距離IC稍遠(yuǎn)，各個(gè)規(guī)格的去耦電容應(yīng)該均勻布置在IC四周，以便使IC所在區(qū)域各電源等級(jí)均勻去耦。電容焊盤的扇出方式推薦采用多過孔的方式。

(4)、同步開關(guān)噪聲(SSN)的影響：同步開關(guān)噪聲(SSN)實(shí)質(zhì)上是當(dāng)器件處于開關(guān)狀態(tài)時(shí)，產(chǎn)生瞬間變化的電流(di / dt)，在經(jīng)過回流路徑上存在電感時(shí)，形成的交流壓降，從而引起。SSN一般可以稱為地彈和電源彈。在實(shí)際的設(shè)計(jì)中，SSN是不可能徹底消除的，因?yàn)橛须娫匆€存在就一定有SSN。SSN的具體解決方法包括：

1、增加適當(dāng)?shù)娜ヱ铍娙?，并盡可能靠近芯片供電引腳來改善芯片周圍的電源局部完整性。

2、在系統(tǒng)設(shè)計(jì)中，在滿足系統(tǒng)整體性能需求前提下，盡可能使用平緩的驅(qū)動(dòng)信號(hào)(減緩驅(qū)動(dòng)器的上升沿和下降沿時(shí)間)，可以有效抑制SSN。