高速數(shù)據(jù)通信接口標(biāo)準(zhǔn)的演進(jìn)之路

時(shí)間：2020-12-29 15:31:49

關(guān)鍵字：通信網(wǎng)絡(luò) 接口標(biāo)準(zhǔn) ADI

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[導(dǎo)讀]隨著物聯(lián)網(wǎng)和5G技術(shù)的快速發(fā)展，通信網(wǎng)絡(luò)中待傳輸?shù)臄?shù)據(jù)量急劇增加，因此人們對數(shù)據(jù)傳輸速率提出了更高的要求。

隨著物聯(lián)網(wǎng)和5G技術(shù)的快速發(fā)展，通信網(wǎng)絡(luò)中待傳輸?shù)臄?shù)據(jù)量急劇增加，因此人們對數(shù)據(jù)傳輸速率提出了更高的要求。由于并行傳輸接口(CMOS和LVDS)存在板級布線復(fù)雜、封裝引腳數(shù)較多、線間串?dāng)_大、功耗大等問題，已不能滿足高速數(shù)據(jù)傳輸?shù)男枨?。在此背景下，微電子產(chǎn)業(yè)的領(lǐng)導(dǎo)標(biāo)準(zhǔn)機(jī)構(gòu)JEDEC協(xié)會發(fā)布了JESD204接口標(biāo)準(zhǔn)，實(shí)現(xiàn)了數(shù)據(jù)轉(zhuǎn)換器(ADC/DAC)與數(shù)據(jù)處理器件(FPGA/ASIC)之間的高速通信。本文簡要梳理了數(shù)據(jù)通信接口的發(fā)展歷史，并介紹了JESD204規(guī)范如何使電路路由與裝置互連設(shè)計(jì)變得更簡單。

高速率與低功耗驅(qū)動(dòng)，從CMOS數(shù)據(jù)總線到JESD204標(biāo)準(zhǔn)

數(shù)據(jù)轉(zhuǎn)換器的產(chǎn)品處于不斷演進(jìn)中，隨著位深和采樣速率的增加，數(shù)據(jù)輸入與輸出也變得越來越困難。十年或二十年前，高速轉(zhuǎn)換器的采樣速率不超過100 MSPS，因此使用TTL或CMOS并行數(shù)據(jù)總線就足夠了。

然而，速度一旦突破100 MSPS，便不再能夠維持這種單端信號的建立與保持時(shí)間。為了提升速度，高速轉(zhuǎn)換器轉(zhuǎn)而采用差分信號，LVDS開始取代CMOS成為轉(zhuǎn)換器數(shù)字接口技術(shù)的首選。不過，轉(zhuǎn)換器的速度和分辨率以及對更低功耗的要求使得CMOS和LVDS也不是很適合轉(zhuǎn)換器。CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會增大，導(dǎo)致更高的功耗，雖然LVDS的電流和功耗依然相對較為平坦，但接口可支持的最高速度受到了限制，這是由于驅(qū)動(dòng)器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個(gè)數(shù)據(jù)時(shí)鐘同步所致。

與此同時(shí)，在轉(zhuǎn)換器分辨率和采樣率不斷提升的情況下，使用CMOS和LVDS輸出所需要的引腳數(shù)也大大增多，對于器件設(shè)計(jì)的增加效率、降低功耗、減小封裝尺寸限制挑戰(zhàn)都會隨之增加。

2006年4月，JESD204最初版本發(fā)布，該版本描述了轉(zhuǎn)換器和接收器(通常是FPGA或ASIC)之間數(shù)Gb的串行數(shù)據(jù)鏈路，采用具有JESD204接口的電流模式邏輯(CML)輸出驅(qū)動(dòng)器開始用于新一代轉(zhuǎn)換器中。不同于CMOS或LVDS傳輸?shù)牟⑿袛?shù)據(jù)模式，由于CML驅(qū)動(dòng)器采用的接口通常為串行接口，增加引腳數(shù)的要求與CMOS或LVDS相比要小得多。在恒定電流模式下總功耗會降低。此外，由于也采用了差分信號，CML驅(qū)動(dòng)器同樣對共模噪聲具有良好的耐受能力。這些特性對于克服許多高速ADC應(yīng)用的系統(tǒng)尺寸和成本限制非常重要，廣泛應(yīng)用于包括無線基礎(chǔ)設(shè)施、收發(fā)器架構(gòu)、軟件定義無線電、便攜式儀器儀表、醫(yī)療超聲設(shè)備、雷達(dá)和安全通信等在內(nèi)的領(lǐng)域。