想實(shí)現(xiàn)FPGA低功耗設(shè)計(jì)?先好好了解下FPGA功耗

功耗是我們關(guān)注的設(shè)計(jì)焦點(diǎn)之一，優(yōu)秀的器件設(shè)計(jì)往往具備低功耗特點(diǎn)。在前兩篇文章中，小編對(duì)基于Freez技術(shù)的低功耗設(shè)計(jì)以及FPGA低功耗設(shè)計(jì)有所介紹。為增進(jìn)大家對(duì)低功耗的了解，以及方便大家更好的實(shí)現(xiàn)低功耗設(shè)計(jì)，本文將對(duì)FPGA具備的功耗加以詳細(xì)闡述。如果你對(duì)低功耗具有興趣，不妨繼續(xù)往下閱讀哦。

FPGA器件的一個(gè)比較特別的現(xiàn)象是其上電瞬間的電流比較大，有的時(shí)候甚至大于芯片正常工作的電流，這是因?yàn)镕PGA內(nèi)部的邏輯和互連線資源(SRAM工藝)在上電的瞬間處于不確定狀態(tài)，發(fā)生電流沖突的結(jié)果。

如果用戶在設(shè)計(jì)的時(shí)候沒有考慮到這個(gè)上電瞬間的打電流，電源模塊不能夠提供這么大的電流，芯片在上電過程中就會(huì)出現(xiàn)上電曲線不單調(diào)的問題，導(dǎo)致器件上電失敗，以至于芯片無法正常工作。一般在器件手冊(cè)中會(huì)給出這個(gè)上電電流值。

FPGA在正常工作中，其消耗的總功耗由器件的靜態(tài)功耗、動(dòng)態(tài)功耗和IO功耗構(gòu)成。靜態(tài)功耗也叫待機(jī)功耗(standbypower)，是芯片處于上電狀態(tài)，但是內(nèi)部電路沒有工作(也就是內(nèi)部電路沒有翻轉(zhuǎn))時(shí)消耗的功耗;而所謂動(dòng)態(tài)功耗是指由于內(nèi)部電路翻轉(zhuǎn)所消耗的功耗;IO功耗是IO翻轉(zhuǎn)時(shí)，對(duì)外部負(fù)載電容進(jìn)行充放電所消耗的功耗。

如下式：

總功耗=靜態(tài)功耗+動(dòng)態(tài)功耗+IO功耗

芯片的靜態(tài)功耗是芯片處于待機(jī)狀態(tài)下所消耗的功耗，它主要由芯片內(nèi)部的漏電流產(chǎn)生。在高速的40nm器件中(如straticIV)，芯片的漏電流相對(duì)來說較大，因此靜態(tài)功耗成為主要的電源功耗，也叫漏電功耗(leakagepower)。

靜態(tài)功耗有一個(gè)顯著的特點(diǎn)，就是它隨著器件結(jié)溫(junctiontemperature，TJ)的變化而變化較大。TJ越大，功耗越大;TJ越小，功耗越小，如下圖所示。因此，控制芯片的結(jié)溫可以有效的控制芯片的靜態(tài)功耗。

FPGA設(shè)計(jì)的總功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分。其中，靜態(tài)功耗是指邏輯門沒有開關(guān)活動(dòng)時(shí)的功率消耗，主要由泄漏電流造成的，隨溫度和工藝的不同而不同。靜態(tài)功耗主要取決于所選的FPGA產(chǎn)品。

動(dòng)態(tài)功耗是指邏輯門開關(guān)活動(dòng)時(shí)的功率消耗，在這段時(shí)間內(nèi)，電路的輸入輸出電容完成充電和放電，形成瞬間的軌到地的直通通路。與靜態(tài)功耗相比，通常有許多方法可降低動(dòng)態(tài)功耗。

采用正確的結(jié)構(gòu)對(duì)于設(shè)計(jì)是非常重要的，最新的FPGA是90nm的1.2 V器件，與先前產(chǎn)品相比可降低靜態(tài)和動(dòng)態(tài)功耗，且FPGA制造商采用不同的設(shè)計(jì)技術(shù)進(jìn)一步降低了功耗，平衡了成本和性能。這些90nm器件都改變了門和擴(kuò)散長度，優(yōu)化了所需晶體管的開關(guān)速率，采用低K值電介質(zhì)工藝，不僅提高了性能還降低了寄生電容。結(jié)構(gòu)的改變，如增強(qiáng)的邏輯單元內(nèi)部互連，可實(shí)現(xiàn)更強(qiáng)大的功能，而無需更多的功耗。StraTIx II更大的改變是采用了六輸入查找表(LUT)架構(gòu)，能夠通過更有效的資源利用，實(shí)現(xiàn)更快速、低功耗的設(shè)計(jì)。

除常規(guī)的可重配置邏輯外，F(xiàn)PGA正不斷集成更多的專用電路。最先進(jìn)的PLD就集成了專門的乘法器、DSP模塊、可變?nèi)萘縍AM模塊以及閃存等，這些專用電路為FPGA提供了更加高效的功能?？傮w上看，采用這些模塊節(jié)約了常規(guī)邏輯資源并增加了系統(tǒng)執(zhí)行的速度，同時(shí)可以減少系統(tǒng)功耗。因此更高的邏輯效率也意味著能夠?qū)崿F(xiàn)更小的器件設(shè)計(jì)，并進(jìn)一步降低靜態(tài)功耗和系統(tǒng)成本。

不同供應(yīng)商所提供的IP內(nèi)核對(duì)于低功耗所起的作用各有側(cè)重。選擇正確的內(nèi)核對(duì)高效設(shè)計(jì)至關(guān)重要，有的產(chǎn)品將注意力集中在空間、性能和功耗的平衡上。某些供應(yīng)商提供的IP內(nèi)核具有多種配置(如Altera的Nios II嵌入式處理器內(nèi)核采用快速、標(biāo)準(zhǔn)和經(jīng)濟(jì)等三種版本)，用戶可根據(jù)自己的設(shè)計(jì)進(jìn)行選擇。例如，如果一個(gè)處理器在同一個(gè)存儲(chǔ)分區(qū)中進(jìn)行多個(gè)不同調(diào)用，則采用帶板載緩存的Nios II/f就比從片外存儲(chǔ)器訪問數(shù)據(jù)的解決方案節(jié)約更多功耗。

如果用戶能夠從多種I/O標(biāo)準(zhǔn)中進(jìn)行選擇，則低壓和無端接(non-terminated)標(biāo)準(zhǔn)通常利于降低功耗，任何電壓的降低都會(huì)對(duì)功耗產(chǎn)生平方的效果。靜態(tài)功耗對(duì)于接口標(biāo)準(zhǔn)特別重要，當(dāng)I/O緩沖器驅(qū)動(dòng)一個(gè)高電平信號(hào)時(shí)，該I/O為外部端接電阻提供電壓源;而當(dāng)其驅(qū)動(dòng)低電平信號(hào)時(shí)，芯片所消耗的功率則來自外部電壓。差分I/O標(biāo)準(zhǔn)(如典型值為350 mV的低開關(guān)電壓LVDS)可提供更低的功耗、更佳的噪聲邊緣、更小的電磁干擾以及更佳的整體性能。

以上便是此次小編帶來的“功耗”相關(guān)內(nèi)容，通過本文，希望大家對(duì)FPGA功耗具備一定的了解。如果你喜歡本文，不妨持續(xù)關(guān)注我們網(wǎng)站哦，小編將于后期帶來更多精彩內(nèi)容。最后，十分感謝大家的閱讀，have a nice day!