先進封裝的“四要素”
[導讀]?引言?說起傳統(tǒng)封裝，大家都會想到日月光ASE，安靠Amkor，長電JCET，華天HT，通富微電TF等這些封裝大廠OSAT；說起先進封裝，當今業(yè)界風頭最盛的卻是臺積電TSMC，英特爾Intel，三星SAMSUNG等這些頂尖的半導體晶圓廠ICFoundry，這是為何呢？如果你認為這...
?引 言?說起傳統(tǒng)封裝，大家都會想到日月光ASE，安靠Amkor，長電JCET，華天HT，通富微電TF等這些封裝大廠OSAT；說起先進封裝，當今業(yè)界風頭最盛的卻是臺積電TSMC，英特爾Intel，三星SAMSUNG等這些頂尖的半導體晶圓廠IC Foundry，這是為何呢？如果你認為這些半導體晶圓大佬們似乎顯得有些"不務正業(yè)"？那你就大錯特錯了！傳統(tǒng)封裝的功能主要在于芯片保護、尺度放大、電氣連接三項功能，先進封裝和SiP在此基礎上增加了“提升功能密度、縮短互聯(lián)長度、進行系統(tǒng)重構(gòu)”三項新功能。請參看：SiP的三個新特點正是由于這些新特點，使得先進封裝和SiP的業(yè)務從OSAT拓展到了包括Foundry、OSAT和System系統(tǒng)廠商。Foundry由于其先天具有的工藝優(yōu)勢，在先進封裝領域可以獨領風騷，系統(tǒng)廠商則是為了在封裝內(nèi)實現(xiàn)系統(tǒng)的功能開始重點關(guān)注SiP和先進封裝。
那么，先進封裝和傳統(tǒng)封裝的分界點到底在哪里？如何界定先進封裝呢？這就是我們這篇文章要重點討論的問題：先進封裝的“四要素”。
?先進封裝的 四要素?先進封裝的四要素是指：RDL，TSV，Bump，Wafer，任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。在先進封裝的四要素中，RDL起著XY平面電氣延伸的作用，TSV起著Z軸電氣延伸的作用，Bump起著界面互聯(lián)和應力緩沖的作用，Wafer則作為集成電路的載體以及RDL和TSV的介質(zhì)和載體，如下圖所示，為先進封裝四要素的功能示意圖。先進封裝的四要素（原創(chuàng)）
首先，我們要明確，在特定的歷史時期，先進封裝只是一個相對的概念，現(xiàn)在的先進封裝在未來可能就是傳統(tǒng)封裝。下圖是作者根據(jù)四要素內(nèi)在的先進性做了簡單排序，大致如下：Bump?→?RDL?→?Wafer?→?TSV。一般來說，出現(xiàn)的越早的技術(shù)其先進性就相對越低，出現(xiàn)越晚的技術(shù)其先進性就相對越高。下面，我們就逐一闡述先進封裝的四要素。
1.??Bump?
Bump是一種金屬凸點，從倒裝焊FlipChip出現(xiàn)就開始普遍應用了，Bump的形狀也有多種，最常見的為球狀和柱狀，也有塊狀等其他形狀，下圖所示為各種類型的Bump。Bump起著界面之間的電氣互聯(lián)和應力緩沖的作用，從Bondwire工藝發(fā)展到FlipChip工藝的過程中，Bump起到了至關(guān)重要的作用。
隨著工藝技術(shù)的發(fā)展，Bump的尺寸也變得越來越小，下圖顯示的是Bump尺寸的變化趨勢。可以看出， Bump尺寸從最初?Standard FlipChip的100um發(fā)展到現(xiàn)在最小的5um。那么，會不會有一天，Bump小到不再需要了呢？確實有這種可能，TSMC發(fā)布的SoIC技術(shù)中，最鮮明的特點是沒有凸點（no-Bump）的鍵合結(jié)構(gòu)，因此，該技術(shù)具有有更高的集成密度和更佳的運行性能。詳細請參看：“先進封裝”一文打盡
2.??RDL?
RDL（ReDistribution Layer）重布線層，起著XY平面電氣延伸和互聯(lián)的作用。
在芯片設計和制造時，IO?Pad一般分布在芯片的邊沿或者四周，這對于Bond Wire工藝來說自然很方便，但對于Flip Chip來說就有些勉為其難了。因此，RDL就派上用場了，在晶元表面沉積金屬層和相應的介質(zhì)層，并形成金屬布線，對IO 端口進行重新布局，將其布局到新的，占位更為寬松的區(qū)域，并形成面陣列排布，如下圖所示。在先進封裝的FIWLP (Fan-In Wafer Level Package) ，F(xiàn)OWLP?(Fan-Out?Wafer Level Package)?中，RDL是最為關(guān)鍵的技術(shù)，通過RDL將IO Pad進行扇入Fan-In或者扇出Fan-Out，形成不同類型的晶圓級封裝。在2.5D IC集成中，除了硅基板上的TSV，RDL同樣不可或缺，通過RDL將網(wǎng)絡互聯(lián)并分布到不同的位置，從而將硅基板上方芯片的Bump和基板下方的Bump連接。
在3D IC集成中，對于上下堆疊是同一種芯片，通常TSV就可以直接完成電氣互聯(lián)功能了，而堆疊上下如果是不同類型芯片，則需要通過RDL重布線層將上下層芯片的IO進行對準，從而完成電氣互聯(lián)。隨著工藝技術(shù)的發(fā)展，通過RDL形成的金屬布線的線寬和線間距也會越來越小，從而提供更高的互聯(lián)密度。
3.??Wafer?
Wafer晶圓在當今半導體行業(yè)具有廣泛的用途，既可以作為芯片制造的基底，也可以在Wafer上制作硅基板實現(xiàn)2.5D集成，同時可用于WLP晶圓級封裝，作為WLP的承載晶圓。Wafer最初僅用在芯片制造上，作為集成電路生產(chǎn)的載體，在Wafer上進行光刻、刻蝕、氣相沉積、離子注入、研磨等工序，反復操作，精密控制，最終制造出集成電路芯片。隨著先進封裝技術(shù)的快速發(fā)展，Wafer的用途也變得越來越廣泛。
傳統(tǒng)封裝是先進行裸芯片的切割分片，然后進行封裝，而晶圓級封裝WLP是在Wafer基礎上先封裝，然后切割分片。這就提高了封裝效率，節(jié)省了成本，從而得到了廣泛的應用。詳細內(nèi)容可參考新書《基于SiP技術(shù)的微系統(tǒng)》前面，我們討論了，隨著技術(shù)的發(fā)展，Bump和RDL會變得越來越細小，Bump甚至最終會消失，而Wafer則會變得越來越大，從早先的6英寸到8英寸到現(xiàn)在普遍應用的12英寸以及將來要廣泛應用的18英寸，都體現(xiàn)了這樣的特點，如下圖所示。?晶圓尺寸越大，同一圓片上可生產(chǎn)的IC就越多，可降低成本，提高效率，但對材料技術(shù)和生產(chǎn)技術(shù)的要求也會更高。從FIWLP、FOWLP到2.5D集成、3D集成，基本都是在Wafer基礎上進行的。
4.??TSV?TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯(lián)的作用。TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉(zhuǎn)接板Inteposer上的TSV，3D?TSV?是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。下圖所示為貫穿芯片體的3D TSV 的立體示意圖。TSV的制作可以集成到生產(chǎn)工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現(xiàn)core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進行TSV的制作，然后完成器件制造和后端的封裝。將TSV放在封裝生產(chǎn)階段，通常被稱作Via-last，該方案可以不改變現(xiàn)有集成電路流程和設計。目前，業(yè)界已開始在高端的Flash和DRAM領域采用Via-last技術(shù),即在芯片的周邊進行硅通孔TSV制作，然后進行芯片或晶圓的層疊。TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。
隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達10萬~100萬個TSV。和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯(lián)。
?總 結(jié)?RDL，TSV，Bump，Wafer是先進封裝的四要素，任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。在先進封裝四要素中，Wafer是載體和基底，RDL負責XY平面的延伸，TSV負責Z軸的延伸，Bump負責Wafer界面間的連接和應力緩沖。
這四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。隨著技術(shù)和工藝的發(fā)展，大要素會越來越大，而小要素則會越來越小。
新書《基于SiP技術(shù)的微系統(tǒng)》將會在近期由電子工業(yè)出版社（PHEI）正式出版，屆時，京東，當當，淘寶等各大網(wǎng)站及書店均會有售，敬請期待！該書內(nèi)容涵蓋“概念和技術(shù)”、“設計和仿真”、“項目和案例”三大方面，包含30章內(nèi)容，總共約110萬字（約650頁）。關(guān)注SiP、先進封裝、微系統(tǒng)及相關(guān)技術(shù)的讀者推薦參考本書。
?原 創(chuàng) 文 章 推 薦：芯片自主可控深度解析
點贊是無聲的鼓勵，在看是含蓄的分享
那么，先進封裝和傳統(tǒng)封裝的分界點到底在哪里？如何界定先進封裝呢？這就是我們這篇文章要重點討論的問題：先進封裝的“四要素”。?先進封裝的 四要素?先進封裝的四要素是指：RDL，TSV，Bump，Wafer，任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。在先進封裝的四要素中，RDL起著XY平面電氣延伸的作用，TSV起著Z軸電氣延伸的作用，Bump起著界面互聯(lián)和應力緩沖的作用，Wafer則作為集成電路的載體以及RDL和TSV的介質(zhì)和載體，如下圖所示，為先進封裝四要素的功能示意圖。
先進封裝的四要素（原創(chuàng)）首先，我們要明確，在特定的歷史時期，先進封裝只是一個相對的概念，現(xiàn)在的先進封裝在未來可能就是傳統(tǒng)封裝。下圖是作者根據(jù)四要素內(nèi)在的先進性做了簡單排序，大致如下：Bump?→?RDL?→?Wafer?→?TSV。
一般來說，出現(xiàn)的越早的技術(shù)其先進性就相對越低，出現(xiàn)越晚的技術(shù)其先進性就相對越高。下面，我們就逐一闡述先進封裝的四要素。1.??Bump?
Bump是一種金屬凸點，從倒裝焊FlipChip出現(xiàn)就開始普遍應用了，Bump的形狀也有多種，最常見的為球狀和柱狀，也有塊狀等其他形狀，下圖所示為各種類型的Bump。
Bump起著界面之間的電氣互聯(lián)和應力緩沖的作用，從Bondwire工藝發(fā)展到FlipChip工藝的過程中，Bump起到了至關(guān)重要的作用。隨著工藝技術(shù)的發(fā)展，Bump的尺寸也變得越來越小，下圖顯示的是Bump尺寸的變化趨勢。
可以看出， Bump尺寸從最初?Standard FlipChip的100um發(fā)展到現(xiàn)在最小的5um。那么，會不會有一天，Bump小到不再需要了呢？確實有這種可能，TSMC發(fā)布的SoIC技術(shù)中，最鮮明的特點是沒有凸點（no-Bump）的鍵合結(jié)構(gòu)，因此，該技術(shù)具有有更高的集成密度和更佳的運行性能。詳細請參看：“先進封裝”一文打盡2.??RDL?
RDL（ReDistribution Layer）重布線層，起著XY平面電氣延伸和互聯(lián)的作用。
在芯片設計和制造時，IO?Pad一般分布在芯片的邊沿或者四周，這對于Bond Wire工藝來說自然很方便，但對于Flip Chip來說就有些勉為其難了。因此，RDL就派上用場了，在晶元表面沉積金屬層和相應的介質(zhì)層，并形成金屬布線，對IO 端口進行重新布局，將其布局到新的，占位更為寬松的區(qū)域，并形成面陣列排布，如下圖所示。
在先進封裝的FIWLP (Fan-In Wafer Level Package) ，F(xiàn)OWLP?(Fan-Out?Wafer Level Package)?中，RDL是最為關(guān)鍵的技術(shù)，通過RDL將IO Pad進行扇入Fan-In或者扇出Fan-Out，形成不同類型的晶圓級封裝。在2.5D IC集成中，除了硅基板上的TSV，RDL同樣不可或缺，通過RDL將網(wǎng)絡互聯(lián)并分布到不同的位置，從而將硅基板上方芯片的Bump和基板下方的Bump連接。在3D IC集成中，對于上下堆疊是同一種芯片，通常TSV就可以直接完成電氣互聯(lián)功能了，而堆疊上下如果是不同類型芯片，則需要通過RDL重布線層將上下層芯片的IO進行對準，從而完成電氣互聯(lián)。隨著工藝技術(shù)的發(fā)展，通過RDL形成的金屬布線的線寬和線間距也會越來越小，從而提供更高的互聯(lián)密度。
3.??Wafer?
Wafer晶圓在當今半導體行業(yè)具有廣泛的用途，既可以作為芯片制造的基底，也可以在Wafer上制作硅基板實現(xiàn)2.5D集成，同時可用于WLP晶圓級封裝，作為WLP的承載晶圓。
Wafer最初僅用在芯片制造上，作為集成電路生產(chǎn)的載體，在Wafer上進行光刻、刻蝕、氣相沉積、離子注入、研磨等工序，反復操作，精密控制，最終制造出集成電路芯片。隨著先進封裝技術(shù)的快速發(fā)展，Wafer的用途也變得越來越廣泛。傳統(tǒng)封裝是先進行裸芯片的切割分片，然后進行封裝，而晶圓級封裝WLP是在Wafer基礎上先封裝，然后切割分片。這就提高了封裝效率，節(jié)省了成本，從而得到了廣泛的應用。詳細內(nèi)容可參考新書《基于SiP技術(shù)的微系統(tǒng)》前面，我們討論了，隨著技術(shù)的發(fā)展，Bump和RDL會變得越來越細小，Bump甚至最終會消失，而Wafer則會變得越來越大，從早先的6英寸到8英寸到現(xiàn)在普遍應用的12英寸以及將來要廣泛應用的18英寸，都體現(xiàn)了這樣的特點，如下圖所示。?
晶圓尺寸越大，同一圓片上可生產(chǎn)的IC就越多，可降低成本，提高效率，但對材料技術(shù)和生產(chǎn)技術(shù)的要求也會更高。從FIWLP、FOWLP到2.5D集成、3D集成，基本都是在Wafer基礎上進行的。4.??TSV?TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯(lián)的作用。TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉(zhuǎn)接板Inteposer上的TSV，3D?TSV?是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。
下圖所示為貫穿芯片體的3D TSV 的立體示意圖。TSV的制作可以集成到生產(chǎn)工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現(xiàn)core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進行TSV的制作，然后完成器件制造和后端的封裝。將TSV放在封裝生產(chǎn)階段，通常被稱作Via-last，該方案可以不改變現(xiàn)有集成電路流程和設計。目前，業(yè)界已開始在高端的Flash和DRAM領域采用Via-last技術(shù),即在芯片的周邊進行硅通孔TSV制作，然后進行芯片或晶圓的層疊。TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達10萬~100萬個TSV。和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯(lián)。
?總 結(jié)?RDL，TSV，Bump，Wafer是先進封裝的四要素，任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。在先進封裝四要素中，Wafer是載體和基底，RDL負責XY平面的延伸，TSV負責Z軸的延伸，Bump負責Wafer界面間的連接和應力緩沖。
這四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。隨著技術(shù)和工藝的發(fā)展，大要素會越來越大，而小要素則會越來越小。
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新書《基于SiP技術(shù)的微系統(tǒng)》將會在近期由電子工業(yè)出版社（PHEI）正式出版，屆時，京東，當當，淘寶等各大網(wǎng)站及書店均會有售，敬請期待！該書內(nèi)容涵蓋“概念和技術(shù)”、“設計和仿真”、“項目和案例”三大方面，包含30章內(nèi)容，總共約110萬字（約650頁）。
關(guān)注SiP、先進封裝、微系統(tǒng)及相關(guān)技術(shù)的讀者推薦參考本書。?原 創(chuàng) 文 章 推 薦：芯片自主可控深度解析
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SiP與先進封裝的異同點
SiP的三個新特點
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