為打破其中的一些限制,半導(dǎo)體行業(yè)將更多的通道整合到同一個硅封裝中,借此降低每個通道的功率要求。此外,半導(dǎo)體公司還將更復(fù)雜的功能整合到數(shù)字前端,簡化了過去在專用集成電路(ASIC)或現(xiàn)場可編程門陣列(FPGA)結(jié)構(gòu)中才能實現(xiàn)的片外硬件設(shè)計。這些功能既包括濾波器、下變頻器或數(shù)控振蕩器(NCO)等通用組件,也有更復(fù)雜的特定應(yīng)用操作。
信號調(diào)節(jié)和校準(zhǔn)問題僅在開發(fā)多通道系統(tǒng)時才變得較復(fù)雜。這種架構(gòu)可能需要每個通道有獨立的濾波器或其它數(shù)字信號處理(DSP)模塊,從而轉(zhuǎn)變成對節(jié)能更為重要的強化型DSP。
本文介紹了使用16通道發(fā)射和16通道接收子陣列的實驗結(jié)果,其中所有發(fā)射和接收通道都使用數(shù)字轉(zhuǎn)換器集成電路(IC)中的強化型DSP模塊來校準(zhǔn)。與其它架構(gòu)相比,這個多通道系統(tǒng)在尺寸、重量和功率上都更有優(yōu)勢。對比該系統(tǒng)的FPGA資源利用率后可發(fā)現(xiàn),強化型DSP模塊為多通道平臺的設(shè)計人員解決了重大挑戰(zhàn)。
數(shù)字信號處理模塊
真實信號,無論是用來合成還是接收,都需要一定程度的分析或處理,才能共同滿足任何應(yīng)用所需的性能。信號鏈幅度衰減或平坦度的常見補償辦法是借助補償濾波器。圖1是增益和平坦度補償濾波器的示例,設(shè)計用于校正給定頻段內(nèi)的缺陷,從而為下游應(yīng)用創(chuàng)建更理想的響應(yīng)。 ? ???圖1. ADC的頻率幅度平坦度響應(yīng)可通過數(shù)字濾波來改善
數(shù)字上/下變頻器模塊
本文的結(jié)論主要依賴單芯片DAC和ADC中配置的數(shù)字上變頻器(DUC) DSP模塊和數(shù)字下變頻器(DDC) DSP模塊。圖2是DUC和DDC框圖示例,說明了這些數(shù)據(jù)通道常用的內(nèi)部結(jié)構(gòu)。這些DUC和DDC模塊有許多用途:
- 與數(shù)字接口的數(shù)據(jù)速率相比,內(nèi)插(DUC)和抽取(DDC)轉(zhuǎn)換器的采樣速率。
- 轉(zhuǎn)化即將合成的DAC數(shù)據(jù)(DUC)和數(shù)字化ADC數(shù)據(jù)(DDC)的頻率。
- 將接口的數(shù)字?jǐn)?shù)據(jù)發(fā)射導(dǎo)向基帶處理器(BBP)。
- 為每個通道實現(xiàn)數(shù)字增益,產(chǎn)生更接近系統(tǒng)滿量程值的碼值。
- 支持注入簡單的數(shù)字音調(diào),無需數(shù)字?jǐn)?shù)據(jù)鏈路,便能簡化系統(tǒng)快速啟動。
- 將每個通道的相位對齊通用基準(zhǔn)。
我們往往希望卸載到轉(zhuǎn)換器或從轉(zhuǎn)換器卸載的數(shù)字?jǐn)?shù)據(jù)速率與轉(zhuǎn)換器的采樣速率不同,從而降低系統(tǒng)功耗,提高系統(tǒng)的整體靈活性。因此,通常會部署數(shù)字上變頻器和下變頻器模塊。DUC模塊使來自BBP的發(fā)射波形數(shù)據(jù)能夠以低于DAC采樣速率的速率發(fā)射,因此也支持DAC以更高的速率合成內(nèi)插波形數(shù)據(jù)(見圖2頂部的內(nèi)插子模塊)。同樣地,DDC模塊使接收輸入在抽取前以更高速度的ADC采樣速率數(shù)字化,之后再以更低的數(shù)據(jù)速率發(fā)送到BBP(見圖2底部的抽取子模塊)。 ? ???圖2. DUC和DDC模塊提供目前轉(zhuǎn)換器IC中許多有用的DSP功能。
此外,DUC和DDC還使用戶能夠在轉(zhuǎn)換器的瞬時帶寬內(nèi)獲得多個數(shù)字通道。結(jié)果就是BBP能夠合成和/或分析比子陣列本身的轉(zhuǎn)換器數(shù)量還要多的數(shù)據(jù)流。因此,如果兩個窄通道彼此隔得很遠(yuǎn),就需要能提供更好的信號合成或分析能力的系統(tǒng)。
正如圖2所示,數(shù)字增益模塊也經(jīng)常出現(xiàn)在DUC和DDC中。數(shù)字增益通過向子模塊中另一個數(shù)字混頻器的輸入提供靜態(tài)數(shù)字碼值來實現(xiàn)。利用這個功能,用戶獲得的碼值更接近數(shù)字接口位數(shù)所提供的滿量程值。同樣地,只要向數(shù)字混頻器的一個端口提供連續(xù)靜態(tài)碼值,便可注入直流偏移連續(xù)波(CW)波信號,而非基帶數(shù)據(jù)。這樣用戶就能通過DAC將發(fā)射CW波輕松合成至模擬域,無需通過BBP建立JESD204B或JESD204C數(shù)據(jù)鏈路。
此外,相位偏移模塊經(jīng)常部署在NCO的輸出,如圖2所示。這些相位偏移可按照系統(tǒng)內(nèi)的通用基線參考來校正通道間相位偏差。由于每個DUC和DDC都有自己的NCO,因此只需針對給定的NCO頻率來偏移一個確定量的NCO相位,便可實現(xiàn)系統(tǒng)每個通道的相位對齊。這樣一來,在使用時遇到可用的多芯片同步算法時,所有通道間的確定性相位關(guān)系可通過這些NCO相位偏移進行校正1。圖3顯示了實現(xiàn)相位對齊(通過嚴(yán)格為每個接收數(shù)據(jù)通路設(shè)置所需的NCO相位偏移值)前后,16通道同時接收I/Q數(shù)據(jù)采集的實驗結(jié)果。請注意,這些數(shù)字校正還校正了每個通道前端網(wǎng)絡(luò)中的射頻和微波損耗。 ? ? 圖3. 實驗結(jié)果表明了16個接受通道的I/Q同時采集,利用數(shù)字化儀IC上的DDC模塊提供的復(fù)雜NCO相位偏移嚴(yán)格進行相位對齊(而非幅度對齊)。
盡管NCO輸出相位偏移模塊可被用于單一頻率的相位對齊,子陣列校準(zhǔn)則經(jīng)常要求對整個目標(biāo)頻帶進行相位對齊。此外需要幅度均衡,即所有通道名義上擁有相對于通用基準(zhǔn)通道的相同幅度,還需要幅度增益平坦化,即所有通道擁有相對于頻率的恒定幅度響應(yīng)。
為達(dá)到寬帶相位和幅度校正,通常還部署另一種DSP模塊。這種模塊被稱為有限脈沖響應(yīng)濾波器(FIR)。FIR濾波器是一種數(shù)字濾波器,被大量用在DSP上,其系數(shù)決定了輸入數(shù)字信號的幅度和相位響應(yīng)。允許更改這些系數(shù)的系統(tǒng)被視為可編程FIR濾波器(pFIR),用戶可根據(jù)每個通道生成自己需要的幅度和相位響應(yīng)。
運用pFIR實現(xiàn)通道幅度對齊和增益平坦化
圖4是用于展示寬帶幅度和相位對齊以及增益平坦化的系統(tǒng)的高級框圖。該系統(tǒng)采用了四個數(shù)字化IC,各包含四個發(fā)射和四個接收模擬通道,或者八個發(fā)射和八個接收數(shù)字通道。當(dāng)使用系統(tǒng)內(nèi)的所有四個數(shù)字化IC時,總共可實現(xiàn)16個發(fā)射和16個接收模擬通道,或者32個發(fā)射和32個接收數(shù)字通道。單獨的鎖相環(huán)(PLL)頻率合成器IC用于給每個數(shù)字化IC提供轉(zhuǎn)換器采樣時鐘信號。此外,時鐘緩沖器IC用于提供多片同步算法所需的數(shù)字參考和系統(tǒng)參考時鐘1。該系統(tǒng)起初配置在S頻段,設(shè)定NCO頻率,所有發(fā)射和所有接收通道的模擬信號頻率都在同樣的2.7GHz。所用的DAC采樣速率是12 GSPS,平臺會在第一奈奎斯特區(qū)合成發(fā)射通道。ADC采樣速率為4 GSPS,平臺會在第二奈奎斯特區(qū)采集接收通道。 ? ?? 圖4. 這個高級系統(tǒng)框圖用于證明多通道相位和幅度均衡/平坦度。
為實現(xiàn)系統(tǒng)內(nèi)通道的幅度對齊和幅度平坦化,將寬帶掃頻波形載入每個發(fā)射通道,使得系統(tǒng)的I/Q帶寬中包含所有頻率。這樣用戶就能確定系統(tǒng)數(shù)據(jù)速率內(nèi)所有頻率的頻率誤差響應(yīng)。然后,在抽取的I/Q數(shù)據(jù)速率下獲得基線數(shù)據(jù)采集。本文的結(jié)論使用的是4 GSPS的ADC采樣速率和250 MSPS的I/Q數(shù)據(jù)速率。這樣每個發(fā)射NCO頻率設(shè)置為2.7 GHz,每個接收NCO頻率設(shè)置為1.3 GHz,原因是頻率從第二奈奎斯特區(qū)折疊到第一奈奎斯特區(qū)?;€數(shù)據(jù)利用MATLAB?系統(tǒng)接口采集,針對增益平坦化Rx0計算每個通道的幅度和相位誤差響應(yīng),這樣所有接收通道收到的最大值就是整個I/Q頻段的理想接收輸入。圖6顯示了系統(tǒng)內(nèi)16個接收通道中四個通道的相位和幅度誤差響應(yīng)。注意圖6左側(cè),NCO相位偏移主要校正每個接收通道的相位誤差,但正如圖6右側(cè)所示,系統(tǒng)中的幅度誤差仍在。剩余的12個接收通道也有同樣的誤差響應(yīng)。另外應(yīng)注意,不僅接收幅度不同于Rx0,如果不使用其它校準(zhǔn)技術(shù),幅度平坦度也很差。這些異常是在ADC前端網(wǎng)絡(luò)中使用模擬濾波器時故意引入的,以便證明幅度平坦度和均衡。 ? ?? 圖6. 每個通道相對于增益平坦Rx0的相位/幅度誤差響應(yīng)有助于確定pFIR濾波器設(shè)計
? ?? 圖8. 針對所有接收通道設(shè)計的pFIR頻率響應(yīng)顯示了每個通道應(yīng)用的校準(zhǔn)響應(yīng)。
量化完成后,借助數(shù)字化儀IC應(yīng)用程序編程接口(API)功能,將pFIR系數(shù)載入每個通道。本文通過API使用串行外設(shè)接口(SPI)通信來修改每個通道的系數(shù)。但如果有必要,也可以使用專用的通用輸入/輸出接口(GPIO)信號在不同系數(shù)庫間進行更快切換。
最后,獲得后續(xù)接收數(shù)據(jù)采集,同時啟用pFIR來分析pFIR設(shè)計的有效性。圖9頂部顯示了啟用pFIR前的結(jié)果。應(yīng)注意,在幅度均衡步驟前,16個接收通道在感興趣的頻率范圍內(nèi)有不同的幅度和相位。還應(yīng)注意,八個接收通道的幅度平坦度響應(yīng)與另外八個的不同。但在為每個接收通道設(shè)計和啟用pFIR后,如圖9最下方所示,所有接收通道的幅度在名義上實現(xiàn)了I/Q帶寬內(nèi)的幅度均衡、幅度平坦以及相位對齊。幅度和相位均衡還可以通過更精細(xì)的pFIR設(shè)計實現(xiàn)改進,但這超出了本文的范圍。
? ???圖9. 為每個接收通道部署pFIR改進了相對于Rx0的幅度均衡和幅度平坦度。
數(shù)字化元件資源消耗與FPGA資源消耗
如上所述,片上強化型pFIR在抽取階段前就存在于ADC數(shù)據(jù)通路中。正如演示的,這些pFIR為用戶提供了重要的應(yīng)用靈活性,但由于這個功能被卸載到數(shù)字化IC本身,因此它還使開發(fā)人員能夠大大減少FPGA資源。問題就變成:為什么要在數(shù)字化IC上而不是在FPGA的硬件描述語言(HDL)結(jié)構(gòu)中使用強化型pFIR?這可以從幾個方面來回答:資源減少、設(shè)計復(fù)雜性和功耗。
無論關(guān)注的領(lǐng)域是什么,資源減少向來都是一個重要的話題。數(shù)字化IC已經(jīng)創(chuàng)建并安裝了強化型pFIR模塊。在FPGA中,可以從DSP分片上建立FIR濾波器,這些DSP分片包含特定的FPGA構(gòu)造元件,意在提供DSP功能。FPGA DSP分片不同于傳統(tǒng)的邏輯門,比如觸發(fā)器,它會單獨計入FPGA資源利用率。要確定pFIR應(yīng)用于數(shù)字化IC還是FPGA,F(xiàn)PGA的利用率——特別是DSP分片的利用率——變得至為重要。為了作對比,所選的VCU118平臺包含一個由6840個DSP分片組成的XCVU9P Virtex? Ultrascale ? Xilinx? FPGA。雖然DSP分片的數(shù)量已經(jīng)相當(dāng)可觀,但在確定結(jié)構(gòu)中到底要放置多少個濾波器時,還必須考慮通道的數(shù)量。
為此,必須知道濾波器所需的輸入采樣速率。表1顯示了在FPGA上合成一個FIR設(shè)計時所需的估計資源數(shù)量,針對的是能映射潛在數(shù)字化IC數(shù)據(jù)通道配置的幾個應(yīng)用場景。這些為每個濾波器估計的資源來自Xilinx LogiCORE? IP FIR Compiler 7.2模塊摘要。為了查看這個概要,向Xilinx Vivado? Design Suite 2018.2創(chuàng)建的簡化MicroBlaze?設(shè)計添加了濾波器,如圖10所示。250 MSPS和1 GSPS速率的情況是FIR將使用從變頻器抽取的數(shù)據(jù)來運行,而4 GSPS的情況則是假設(shè)數(shù)據(jù)直接來自變頻器的未抽樣輸入。每個FIR濾波器的運行速度為250 MHz,以便模擬FIR濾波器在基帶數(shù)據(jù)通道中的運行速度,并且包含96個16位可重載系數(shù)。
表1. 提高FIR采樣速率導(dǎo)致FPGA資源利用率超出現(xiàn)有能力,顯著增加了系統(tǒng)功耗
? 圖10. 具有一個FIR濾波器的MicroBlaze設(shè)計在FPGA中啟用以確定資源利用率。
FPGA中FIR的另一個主要問題是設(shè)計的復(fù)雜性,這與DSP分片資源利用率高有關(guān)??紤]如何構(gòu)建濾波器。在硅片上,濾波器的設(shè)計被固定在芯片的單個位置,但系數(shù)和權(quán)重可以通過數(shù)字方式改變,從而實現(xiàn)一個相對靜態(tài)的執(zhí)行。在FPGA結(jié)構(gòu)中,F(xiàn)IR濾波器設(shè)計規(guī)定了那些DSP分片在芯片不同區(qū)域的布線。這意味著隨著濾波器的增加或變動,會消耗FPGA更多的區(qū)域,DSP分片之間的布線連接也變得越來越具有挑戰(zhàn)性。其次,擴展FIR濾波器設(shè)計可能會影響FPGA設(shè)計其余部分的布線,這會使時序關(guān)鍵布線變得很難,雖然在某些情況下并非不可能。
數(shù)字化元件功耗與FPGA功耗
行業(yè)總體趨勢是提高變頻器的采樣速率和多通道集成,這往往要求系統(tǒng)架構(gòu)師在整體設(shè)計中實施DSP模塊時能分析系統(tǒng)功耗。過去這些DSP模塊通過可編程邏輯來實施,如FPGA中可看到的。但是,在FPGA內(nèi)實施可配置模塊通常會產(chǎn)生過多的整體系統(tǒng)功耗。
為了嘗試直接比較兩個系統(tǒng),我們?yōu)閂CU118創(chuàng)建了幾個簡單的參考設(shè)計,目的是為了確定基于FPGA的濾波器方法在實際場景中功耗的相對差異。之所以選擇VCU118,因為當(dāng)時它在Xilinx直接提供和支持的評估系統(tǒng)中擁有最多的DSP?;赩CU118,針對每個FIR輸入采樣速率創(chuàng)建了兩個Vivado項目:一個有濾波器,一個沒有。對于250 MHz和1 GHz這兩種情況,在設(shè)計中插入了八個FIR濾波器,如圖10所示。在4 GHz情況中,由于資源利用率高,設(shè)計中只插入了兩個FIR濾波器。每個濾波器使用輸出Xilinx LogiCORE DDS Compiler 6.0模塊饋送,以便確保使用的是有效數(shù)據(jù)。另外必須注意,在合成后要檢查RTL,以便驗證設(shè)計中保留了濾波器,確保它們沒有被優(yōu)化掉。在針對每個采樣速率的第二個設(shè)計中,濾波器被移除,但所有其他IP模塊保留。
實施后啟動設(shè)計,采用電流測量創(chuàng)建一個相對功率偏差,以便隔離濾波器所需的額外功率。濾波器的電流消耗見表2每個濾波器的測量功率一欄。再通過設(shè)計中為數(shù)量有限的濾波器(八個濾波器用于250 MHz和1 GHz,以及兩個濾波器用于4 GHz)采集的數(shù)據(jù)推算出所有濾波器的總功耗。這個偏差是對比的基本單位,用于擴展到VCU118無法實施,但數(shù)字化儀IC可以實施的不同配置。作者認(rèn)為,這對FPGA來說相對公平或可能有利,因為一個實際系統(tǒng)的功耗不可能會線性擴展。最后,將結(jié)果與Xilinx功耗估計器(XPE)工具為各種濾波器生成的功耗估值進行對比3。功耗估值遠(yuǎn)遠(yuǎn)高于推測的結(jié)果,但這也說明利用率提高造成的功耗是非線性增長的。
表2. 提高FIR采樣速率會導(dǎo)致系統(tǒng)功耗增加
為了比較FPGA中FIR和數(shù)字化儀IC中的強化型pFIR的功耗,我們將簡單的濾波器設(shè)計測量的結(jié)果與多通道系統(tǒng)的實際電流消耗進行了比較,多通道系統(tǒng)使用數(shù)字化儀IC上的強化型pFIR DSP模塊。包括所有前端網(wǎng)絡(luò)和時鐘電路在內(nèi),使用未啟用強化型pFIR的數(shù)字化儀IC平臺的總系統(tǒng)功耗大約為98.40 W。如果所有16個強化型pFIR都啟用,使用數(shù)字化儀IC平臺的總系統(tǒng)功耗大約是104.88 W。因此,在多通道平臺使用強化型pFIR導(dǎo)致的功耗偏差總共約為6.48 W,包括了數(shù)字化儀IC系統(tǒng)上的所有16個接收通道。強化型pFIR直接接收來自ADC的數(shù)據(jù),其運行速度必須為當(dāng)前一代的ADC采樣速率(4 GSPS)。
但將這種功耗與假設(shè)有16個4 GSPS FPGA FIR的功耗作對比有點不切實際,因為對單個Virtex Ultrascale 系列FPGA而言,其資源利用率不可能很高。因此,將250 MSPS速率的FPGA FIR與強化型4 GSPS pFIR作對比,表2和圖11顯示了32個FPGA FIR(16個I FIR和16個Q FIR)的功耗是2.40 W。FPGA中的濾波器的運行速度比強化型數(shù)字化儀IC DSP模塊中的慢16倍多,但FPGA的功耗仍是強化型數(shù)字化儀IC功耗的0.37倍。將32個1 GSPS FPGA FIR與強化型4 GSPS pFIR相比,F(xiàn)PGA FIR的功耗約為7.04 W(其功耗要比強化型pFIR的高得多),運行速度則比強化型pFIR的慢4倍。將16個4 GSPS FPGA FIR與16個強化型4 GSPS pFIR作比較,F(xiàn)PGA的功耗是這個系統(tǒng)配置的2倍。總之,圖11表明數(shù)字化儀IC中強化型pFIR的功耗要低于相應(yīng)的FPGA FIR濾波器的。此外,強化型pFIR降低了FPGA DSP片的利用率,這也降低了設(shè)計的復(fù)雜性和總功耗。利用更高速率的濾波器拓寬了250 MSPS濾波器數(shù)據(jù)速率不可能降低時的寬帶應(yīng)用場景。 ? ???圖11. 數(shù)字化儀IC中的強化型DSP模塊改善了系統(tǒng)級功耗。
結(jié)論
本文介紹了一個在單片數(shù)字化元件IC中整合DSP模塊的系統(tǒng),并用具體的例子證明了這些數(shù)字化模塊可以提供相控陣、雷達(dá)、衛(wèi)星通信和電子戰(zhàn)應(yīng)用所需的多通道幅度和相位均衡。一種采用pFIR數(shù)字濾波器和DUC/DDC NCO相位偏移的方法表明,無需將這些DSP模塊整合到FPGA中,也可實現(xiàn)多通道寬帶均衡。用來進行這種驗證的系統(tǒng)見圖12,稱為Quad-MxFE Platform,可從ADI公司購買。明確來講,AD9081 MxFE IC已經(jīng)成為子陣列設(shè)計的主干。 ? ???圖12. Quad-MxFE平臺可從ADI公司購買。
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