初學者如何學習FPGA的編程語言？

時間：2021-09-23 15:45:10

關(guān)鍵字： FPGA 編程語言

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[導讀]FPGA開發(fā)使用的是硬件描述語言(HardwareDescriptionLanguage,HDL)或者是寄存器傳輸級語言(RegisterTransferLanguage,RTL)，它是用來描述數(shù)字電路功能和行為的語言，可以在寄存?zhèn)鬏敿墶⑿袨榧?、邏輯門級等描述電路。學習FPGA編...

FPGA開發(fā)使用的是硬件描述語言(Hardware Description Language, HDL)或者是寄存器傳輸級語言(Register Transfer Language, RTL)，它是用來描述數(shù)字電路功能和行為的語言，可以在寄存?zhèn)鬏敿?、行為級、邏輯門級等描述電路。

學習FPGA編程，需要思維的轉(zhuǎn)變，從軟件編程的順序執(zhí)行到硬件編程的并行執(zhí)行，而在學習Verilog時需要多想想其硬件電路。

主流的FPGA編程語言有Verilog HDL、VHDL、SystemVerilog，入門的話先掌握一個語言即可，推薦初學者先學習Verilog。

Verilog的語法分成可綜合和不可綜合的，可綜合是指這部分語句可以生成硬件電路，建議初學者先學可綜合的部分，一是因為這部分的語句較少，并且是常用的部分，可優(yōu)先熟練掌握。

RTL設(shè)計主要分成組合電路和時序電路，時序性則是硬件電路的重要性質(zhì)之一，還有一個非常重要的部分就是狀態(tài)機，這是大家都應該熟練掌握的。初學者在編譯完代碼后，可以打開RTL圖看看綜合后的電路的樣子，腦中有RTL設(shè)計對應的硬件電路。

初學Verilog需要培養(yǎng)好的編碼風格，除了知道什么樣的編碼可以綜合，還需要清楚什么樣的編碼風格會出問題，若一個編碼風格只把設(shè)計的信息傳遞給了仿真器卻沒有傳遞給綜合工具，就不是一個好的編碼風格。因此你需要了解前仿和后仿不一致的原因，盡早的消除這些風險，以防設(shè)計復雜后難以發(fā)現(xiàn)。

后面我們會深入的熟悉FPGA的開發(fā)流程以及其中的細節(jié)：RTL設(shè)計、仿真驗證、邏輯綜合、布局布線、時序收斂和硬件調(diào)試。

今天先給大家分享兩份IEEE標準，一份是關(guān)于Verilog的，一份是關(guān)于VHDL的，按照你使用的編程語言選擇下載，給“軟硬件技術(shù)開發(fā)”微信公眾號發(fā)送關(guān)鍵詞“verilog 標準”或者“VHDL 標準”即可下載對應資料。