芯片設(shè)計進(jìn)入機(jī)器學(xué)習(xí)時代，從RTL到GDS實現(xiàn)更完美的PPA表現(xiàn)

舊石器時代開始，人類學(xué)會了用火并掌握了石器的制作技巧。隨著后續(xù)人類對于工具的發(fā)展和對于能源使用的突破，人類文明得以開啟并壯大至今，工具的發(fā)展與我們整個文明的進(jìn)程掛鉤。而今的工具變得品類繁多和細(xì)分，今天要講的是非常重要的芯片設(shè)計工具——EDA軟件，隨著人工智能和機(jī)器學(xué)習(xí)技術(shù)的發(fā)展，將會引來新的突破。這一切入點在于從RTL到GDS的全流程自動化，無須人工只通過機(jī)器學(xué)習(xí)來實現(xiàn)芯片的最佳PPA。
在近日Cadence召開的 Cerebrus?智能芯片設(shè)計工具發(fā)布會上，Cadence公司數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼先生對于EDA工具的人工智能化發(fā)展以及第一款完全基于機(jī)器學(xué)習(xí)引擎的EDA工具Cerebrus?的細(xì)節(jié)進(jìn)行了精彩的分享。

芯片設(shè)計自動化發(fā)展歷程——走向機(jī)器學(xué)習(xí)

EDA的全稱叫Electronic design automation，從名稱上就可以知道高度的自動化是其對于芯片設(shè)計的追求。據(jù)劉淼分享，60年代早期的芯片全部都需要人來手工畫，都是完全定制的，采用完全自定義布局，這時只能做幾十個幾百個小的器件。后面等到芯片規(guī)模逐漸變大，一些常用的東西就被做成了標(biāo)準(zhǔn)單元庫，通過原理如網(wǎng)表來實現(xiàn)，到這時已經(jīng)可以做到幾百個幾千個器件。后面隨著芯片復(fù)雜度的進(jìn)一步提升，芯片上的功能要求 更多，性能要求更高，這時候 就出現(xiàn)了RTL綜合語言。一個8位加法器手動去寫，原理圖要做到800～1000個小的器件，但是如果用RTL綜合語言可能十幾行就寫完了，因此RTL綜合語言的出現(xiàn)是芯片設(shè)計上非常大的進(jìn)步。RTL綜合之后EDA工具的下一個進(jìn)步就是自動化布局與布線的出現(xiàn)。

從劉總的分享中我們不難發(fā)現(xiàn)，雖然芯片設(shè)計方法、EDA工具都在不斷地推陳出新，但由于芯片的復(fù)雜度作為驅(qū)動其發(fā)展先決因素，所以工具的發(fā)展并不可能領(lǐng)先于芯片設(shè)計，盡管過去的幾十年間芯片設(shè)計在自動化上取得了巨大進(jìn)步，但芯片設(shè)計的過程仍然是高度手動化的，design-in之后的設(shè)計工作仍是趨于勞動密集型的。芯片的復(fù)雜化使得設(shè)計輸入之后的可調(diào)整項高度復(fù)雜，每一個輸入的調(diào)整又會進(jìn)行產(chǎn)生更多可能。設(shè)計者需要不段地地來調(diào)整各種輸入，直到達(dá)到他們想要的PPA目標(biāo)，但其實這個PPA目標(biāo)中也能也已經(jīng)在一些指標(biāo)上做出了妥協(xié)。從RTL到GDS的這一過程，其實可以看作是一個簡單的類似于下國際象棋的宏放置問題，而這一過程，機(jī)器學(xué)習(xí)就可以發(fā)揮其巨大價值。

概率論式的增強(qiáng)型自學(xué)習(xí)實現(xiàn)完美芯片PPA

Cerebrus是Cadence的Intelligent System Design（智能系統(tǒng)設(shè)計）戰(zhàn)略下的一款全新工具，主要面向數(shù)字芯片設(shè)計，通過機(jī)器學(xué)習(xí)的方式來實現(xiàn)RTL-to-GDS全流程自動優(yōu)化，實現(xiàn)最完美的PPA輸出。據(jù)劉淼介紹，Cerebrus的目標(biāo)是實現(xiàn)生產(chǎn)效率曲線的一個優(yōu)化，目前可以帶來大概有10倍生產(chǎn)力提升和20%性能提升。Cerebrus包含了從RTL綜合、到設(shè)計實現(xiàn)、到簽核三個主要過程中的三個不同的工具，分別是Genus、Innovus和Tempus，每一個環(huán)節(jié)都有多個設(shè)計步驟 ，加起來一共有十多步。從一個采用5nm工藝、性能為3.5GHz的芯片設(shè)計的實例來看，采用Cerebrus可以將數(shù)名設(shè)計工程師數(shù)月的手動開發(fā)流程縮減到一名工程師10天的工作量。而且參考下圖的數(shù)據(jù)，在性能、漏電功耗、總功耗和密度上均有顯著改善。

另一個例子是在自動布線環(huán)節(jié)上，一個12nm工藝2GHz主頻的CPU，在采用了Innovus的自動布局優(yōu)化之后， 性能提升了200MHz，總失效時序改進(jìn)了83%，漏電功耗降低了17%。

據(jù)劉淼分享，人工智能分為推理和訓(xùn)練兩個流派，而Cerebrus采用的是概率論的方式，屬于增強(qiáng)型的自學(xué)習(xí)。因此在實際芯片設(shè)計的運行過程中，并不需要把所有的可能都跑一遍，而是每一步都可以通過概率論找到一個最優(yōu)解，讓幾千上萬種可能實現(xiàn)快速地收斂，這樣才計算的過程中，可以節(jié)省計算資源，提高整體的流程效率。在EDA領(lǐng)域不少軟件都已經(jīng)具備機(jī)器學(xué)習(xí)賦能，但Cadence在這一點上要領(lǐng)先于其他廠商。另外，對于PPA的最優(yōu)解的追求，Cerebrus也支持設(shè)計者的定制化的輸入。例如如果對于芯片性能有極致的要求，Cerebrus可以按照這個方向去做，然后得到更高性能表現(xiàn)的PPA結(jié)果。

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目前Cerebrus已經(jīng)獲得了合作伙伴實踐認(rèn)可：瑞薩表示借助Cerebrus工具將設(shè)計性能提高了10%以上；三星代工廠使用Cerebrus進(jìn)行自動布局規(guī)劃電源分配網(wǎng)絡(luò)選型，將最終設(shè)計時序提高50%以上。并且在一些最關(guān)鍵的模塊上，之前需要人工數(shù)月實現(xiàn)的操作，在Cerebrus加持下僅僅幾天 就可以將芯片功耗降低8%以上。劉淼表示，Cerebrus命名取自拉丁語的‘大腦’的意思，它是Cadence在EDA軟件人工智能化方向一個重要成果。通過對于工作人員繁瑣工作負(fù)擔(dān)的釋放，設(shè)計者可以專注于更有價值的更高層次的設(shè)計工作：“Cerebrus帶來芯片設(shè)計生產(chǎn)力的性能革命創(chuàng)新，用我們的工具解放人，讓人做更加有意義的事情?！?br />