電源分配網(wǎng)絡(luò)(PDN)基礎(chǔ)知識

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芯片的納米工藝，大家可能不熟悉。但說到手機(jī)處理器應(yīng)該不陌生，現(xiàn)有手機(jī)芯片一般用的是7納米工藝，網(wǎng)上說三星在瞄準(zhǔn)3納米，而臺積電在布局4納米。這說明芯片溝道會越來越按比例縮小，集成電路的核心電壓會降低。但是功率和頻率卻在提升，這對于電源完整性未來的挑戰(zhàn)會越來越大。
說到電源完整性，先不說電源復(fù)雜的互連系統(tǒng)，單電源分配網(wǎng)絡(luò)（PDN）部分在產(chǎn)品設(shè)計(jì)中就需要足夠關(guān)注。

01

電源分配網(wǎng)絡(luò)包含從源端穩(wěn)壓模塊（VRM）到芯片，芯片分配電壓，再到電源路徑（單層直達(dá)或過孔轉(zhuǎn)換的幾個層面），最終流向使用芯片或終端設(shè)備。

電源路徑與信號路徑是有區(qū)別的，電源分配網(wǎng)絡(luò)中一個電源路徑可以在一個節(jié)點(diǎn)分成多個路徑，或者說轉(zhuǎn)換成多個電源，終端掛多個元器件，可以理解為一對多。而信號路徑只能一對一。

既然電源分配網(wǎng)絡(luò)是為終端設(shè)備提供所需電源，那就是有要求，就需要對電源分配網(wǎng)絡(luò)管控。路徑上電壓是有變化的，那么電源分配網(wǎng)絡(luò)的電流就會有波動，在這種情況下，就需要保持電源分配網(wǎng)絡(luò)阻抗低于目標(biāo)阻抗。

目標(biāo)阻抗的管控說到底就是路徑管控。兩個因素：電源和地平面之間介質(zhì)盡量薄，盡量短而寬的走線。

02

下圖為消費(fèi)類產(chǎn)品設(shè)計(jì)電源部分的實(shí)際情況圖：

板級電源分配網(wǎng)絡(luò)設(shè)計(jì)的頻率范圍約從 1MHz 到 100 MHz。這正是電路板平面和多層陶瓷貼片電容器( MLCC) 發(fā)揮作用的頻率范圍 。這也是仿真時(shí)，重點(diǎn)關(guān)注的頻率范圍。

簡單來說，低頻率段由穩(wěn)壓模塊來平衡，高頻率段由芯片片選電容來解決，中間的頻段就是板級來管控。

我們說的PDN設(shè)計(jì)一般就是指在PCB板級上給電源提供低阻抗路徑。這里面還有電容擺放位置、電容不同容值