超越摩爾的3D芯片，如何實現(xiàn)全流程設(shè)計加速？

面對摩爾定律放緩的問題，芯片3D方向上的堆疊、多芯片封裝等是一個的方向。而這種芯片的發(fā)展趨勢必然會造成設(shè)計的整體復(fù)雜度提高，如何解決這一難題，實現(xiàn)設(shè)計加速？這就帶來對于EDA工具新的要求：實現(xiàn)工具之間的數(shù)據(jù)庫打通，從設(shè)計到封裝實現(xiàn)全流程的覆蓋。Cadence公司數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼表示，“ Cadence也在努力轉(zhuǎn)型，以前我們只做EDA工具，后來做了更多系統(tǒng)級的創(chuàng)新，最終目標(biāo)是會有一個能夠普世的智能。而3D-IC就是在系統(tǒng)創(chuàng)新上能夠做出來的幫助客戶解決當(dāng)前痛點以及未來十年發(fā)展的趨勢?！?br />

圖：Cadence公司數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼

超越摩爾方向上的3D芯片設(shè)計

摩爾定律幾乎一直精準(zhǔn)的反映了半導(dǎo)體行業(yè)的發(fā)展，這種斜率可以放大看作是整個科技領(lǐng)域的邁步；而在2021年之后晶體管縮放的速度開始放緩，摩爾定律開始失效，失效的同時其實也意味著芯片整體成本的上升。“摩爾定律不僅是一個科學(xué)定律，更是一個經(jīng)濟學(xué)定律?！眲㈨捣窒淼?。下圖所示為每一美金所能制作出來的晶體管加起來的長度：2002年的晶體管是180nm，一美元所做出來的晶體管累加長度為2.6米，這個數(shù)據(jù)一直增長到2012年之后為20米，2014年仍然為20米，已經(jīng)進(jìn)入了停滯階段。再往后可以看到這個數(shù)據(jù)的下降，也就意味著芯片整體經(jīng)濟成本的增加，所以說摩爾定律更是一個經(jīng)濟學(xué)定律。
晶體管的縮放走到了瓶頸，而終端應(yīng)用上對于芯片功能、算力的需求不斷提高，因此芯片需要越做越大，裸片的面積越來越大，但裸片的面積受到光刻機光罩(Mask)的限制...所以還是要摩爾定律繼續(xù)往下走，才能滿足日益增長的計算需求，那么如何做呢？
在當(dāng)前后摩爾時代，可以從兩個維度上實現(xiàn)摩爾定律延續(xù)：一是More Moore，一個是More than Moore。More moore即在工藝上通過新的先進(jìn)工藝來繼續(xù)進(jìn)行晶體管縮放的突破，未來的3nm、2nm等；而More than Moore是從系統(tǒng)角度出發(fā)，實現(xiàn)單位面積上晶體管密度增加，通過2.5D、3D堆疊的方式實現(xiàn)摩爾定律的延續(xù)。這種3D IC相比2D IC可以帶來更好的性能和功能表現(xiàn)，同時還可以降低制造成本。
“一旦從2D世界走向3D維度的時候，我們所看到的一些好處，”劉淼分享到，“第一顯而易見的是連線短了，第二是線短之后有更低的功耗表現(xiàn)。工藝縮進(jìn)從90納米到45納米到28納米到7納米，線上的延遲會越來越多，線上的功耗也會越來越大；但如果線短了以后，功耗就會更低。第三是更好的性能，線上延遲減少了以后，芯片就會跑得比以前更快?！背诵酒旧淼男阅芎凸谋憩F(xiàn)提升外，在當(dāng)前產(chǎn)能緊缺的情況下，3D芯片的生產(chǎn)制造上也具有一些成本優(yōu)勢。劉淼表示，“現(xiàn)在很多客戶拿不到產(chǎn)能，不一定是晶圓廠拿不到，是封裝拿不到，大的基板是很難拿到的。將一個大的芯片切成兩個，把它堆疊起來，封裝的尺寸會小很多?！?“最后3D IC的制造良率也會更好一些：在晶圓廠流片的時候，良率和面積是呈指數(shù)關(guān)系的，面積越大，良率越低。所以綜合來看，從2D走向3D的好處是非常多的?！?br />

應(yīng)對3D-IC設(shè)計的挑戰(zhàn)：設(shè)計聚合、系統(tǒng)級驗證

3D芯片雖然好處很多，降低了制造成本 ，但設(shè)計者面臨的挑戰(zhàn)也更多。首先難點在于裸片放置與Bump規(guī)劃上，因為芯片功能的豐富，所以芯片上既有模擬的部分，也有數(shù)字的部分等，讓不同類型工程師設(shè)計聚合起來達(dá)成共識是很困難的。另一個挑戰(zhàn)在于系統(tǒng)級別的驗證和PPA優(yōu)化，3D芯片需要跨芯片的熱分析，芯片之間的連接驗證，包括3D STA簽核Corner數(shù)量的“爆炸性”增加等。為了應(yīng)對這些挑戰(zhàn)，Cadence推出了Integrity 3D-IC平臺，這是業(yè)界首款完整的高容量3D-IC平臺，將設(shè)計規(guī)劃、物理實現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個管理界面中。
不同工具的數(shù)據(jù)庫是不一樣的，實現(xiàn)不同數(shù)據(jù)庫的兼容性是3D-IC設(shè)計平臺的關(guān)鍵。Cadence在數(shù)據(jù)庫的兼容和打通上投入了多年的精力，當(dāng)前的Integrity 3D-IC平臺不僅兼容數(shù)據(jù)和模擬兩塊，是一個分層級、多技術(shù)、多層次、多模型的按需型數(shù)據(jù)庫，還將PCB等也統(tǒng)一了進(jìn)來。據(jù)劉淼介紹，Integrity 3D-IC平臺有一個統(tǒng)一的管理界面，可以實現(xiàn)系統(tǒng)級的設(shè)計規(guī)劃和物理實現(xiàn)。有了統(tǒng)一的設(shè)計規(guī)劃之后，可以通過其他的點工具來分別進(jìn)行不同類型芯片設(shè)計和芯片之間的互連。最后還可以調(diào)用相應(yīng)的仿真和分析工具來進(jìn)行系統(tǒng)級的分析和優(yōu)化。以前做3D芯片設(shè)計的客戶，在進(jìn)行設(shè)計時需要將數(shù)據(jù)庫導(dǎo)來導(dǎo)去，而使用Integrity 3D-IC平臺就避免了這一難題，提高了整體的工作效率。
首先在頂層的設(shè)計規(guī)劃階段，Integrity System Planner可以從一個全局的角度來實現(xiàn)芯片的堆疊和互連，將設(shè)計理念轉(zhuǎn)化成一個完整的系統(tǒng)級芯片的視圖，實不同類型芯片設(shè)計者在頂層設(shè)計階段的協(xié)同。接下來在簽核的階段，3D IC設(shè)計會帶來非常復(fù)雜的時序分析的工作。據(jù)劉淼分享這是一個數(shù)量級的工作量的增加，普通客戶按照傳統(tǒng)的方式去做，光簽核就要乃至一年的時間。Cadence通過一種叫做“快速、自動裸片間分析技術(shù)（RAID）”實現(xiàn)了十倍的工作量的降低。另外還有“并行多模式多Corner（C-MMMC）”技術(shù) ，將傳統(tǒng)的串聯(lián)的MMMC，用Cadence擅長的并行計算技術(shù)和數(shù)據(jù)庫管理技術(shù)來實現(xiàn)加速。此外還可以通過裸片級分層抽象來顯著降低邊界模型，實現(xiàn)螺片連線上耦合電容的優(yōu)化。
芯片設(shè)計的目標(biāo)是實現(xiàn)PPA的最優(yōu)解，而3D芯片因為功能增加，堆疊方式不同，導(dǎo)致PPA的優(yōu)化也變得更為復(fù)雜。據(jù)劉淼分享，Integrity 3D-IC Platform是一個完整的平臺，從系統(tǒng)級的設(shè)計規(guī)劃階段到后續(xù)的物理設(shè)計實現(xiàn)和早期的分析仿真階段，就可以進(jìn)行系統(tǒng)級的PPA的調(diào)優(yōu)的工作，這是Cadence的Integrity 3D-IC平臺獨有的特性。
針對3D芯片的設(shè)計趨勢，不同EDA設(shè)計點工具的集成和設(shè)計全鏈條的打通是必然趨勢。但方向在這里，走到這一步卻需要很多的積累。在發(fā)布會上劉淼反復(fù)提及到，Cadence是一家集光電磁力熱于一體的EDA公司，這是能夠做出Integrity 3D-IC這樣大容量的全面平臺的基礎(chǔ)，也是其與其他友商相比的護(hù)城河。Cadence從兩三年前就已經(jīng)開始像系統(tǒng)級的方向上去準(zhǔn)備和轉(zhuǎn)型，這種系統(tǒng)級的EDA工具平臺將會引領(lǐng)3D IC設(shè)計的下一個十年。