概述UVM中的build、configure和connect

時(shí)間：2021-11-05 13:44:31

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[導(dǎo)讀]在UVMtestbench開(kāi)始發(fā)送激勵(lì)之前，必須構(gòu)建其組件層次結(jié)構(gòu)以及驗(yàn)證組件之間的連接關(guān)系。UVMtestbench的第一階段(phase)是buildphase,在此階段自上而下地實(shí)例化組成驗(yàn)證環(huán)境層次結(jié)構(gòu)中的各個(gè)uvm_component類。當(dāng)在頂層的initial語(yǔ)句塊中...

在UVM testbench開(kāi)始發(fā)送激勵(lì)之前，必須構(gòu)建其組件層次結(jié)構(gòu)以及驗(yàn)證組件之間的連接關(guān)系。

UVM testbench 的第一階段(phase)是build phase,在此階段自上而下地實(shí)例化組成驗(yàn)證環(huán)境層次結(jié)構(gòu)中的各個(gè)uvm_component類。

當(dāng)在頂層的initial 語(yǔ)句塊中調(diào)用run_test()方法時(shí)，就開(kāi)始激活驗(yàn)證平臺(tái)的構(gòu)建，即從testcase開(kāi)始依次調(diào)用各組件的build_phase。在執(zhí)行test case的build phase期間，需要準(zhǔn)備好testbench配置對(duì)象，并將virtual interface賦值給testbench中各個(gè)組件中的virtual interface句柄。

在下一級(jí)的層次結(jié)構(gòu)(uvm_env)中，將根據(jù)從testcase獲取的配置對(duì)象進(jìn)一步地配置（uvm_agent）并可以根據(jù)實(shí)際情況進(jìn)行更改。在build phase完成后，將開(kāi)始connect phase確保完成所有組件之間的連接（自下而上）。等到所有的uvm_phase運(yùn)行完成，會(huì)將控制權(quán)再給到test case。

簡(jiǎn)而言之，在發(fā)送測(cè)試激勵(lì)之前需要完成驗(yàn)證組件的構(gòu)建、配置和組件之間的連接。

UVM testbench 的構(gòu)建過(guò)程從test case開(kāi)始，決定了構(gòu)建怎樣的驗(yàn)證平臺(tái)：

? 進(jìn)行factory override，以便將配置對(duì)象或組件對(duì)象替換為為派生類型

UVM factory 允許一個(gè)UVM類在構(gòu)建時(shí)被另一個(gè)派生類替換，必須在構(gòu)建對(duì)象之前就指定factory override，因此需要在該組件上層的build phase進(jìn)行指定。

? 設(shè)置一個(gè)層次化的env配置對(duì)象，其中包含各種子組件所需的配置對(duì)象

每個(gè)驗(yàn)證組件如env或agent ，都應(yīng)該有一個(gè)定義其結(jié)構(gòu)和行為的配置對(duì)象。這些配置對(duì)象應(yīng)該在build phase方法中創(chuàng)建，并根據(jù)測(cè)試用例的要求進(jìn)行配置。如果驗(yàn)證子組件的配置比較復(fù)雜或者可能需要發(fā)生更改，那么值得添加一個(gè) virtual function調(diào)用并在擴(kuò)展的測(cè)試用例中重載

class?spi_test_base?extends?uvm_test;`uvm_component_utils(spi_test_base)spi_env m_env;spi_env_config m_env_cfg;apb_agent_config m_apb_cfg;spi_agent_config m_spi_cfg;

// Standard UVM Methods:extern function new(string name = "spi_test_base", uvm_component parent = null);extern?function?void?build_phase(?uvm_phase?phase?);

extern virtual function void configure_env(spi_env_config cfg);extern virtual function void configure_apb_agent(apb_agent_config cfg);endclass: spi_test_base

function spi_test_base::new(string name = "spi_test_base", uvm_component parent = null);super.new(name, parent);endfunction

// Build the env, create the env configuration// including any sub configurations and assigning virtual interfacesfunction void spi_test_base::build_phase( uvm_phase phase );// Create env configuration objectm_env_cfg = spi_env_config::type_id::create("m_env_cfg");// Call function to configure the envconfigure_env(m_env_cfg);// Create apb agent configuration objectm_apb_cfg = apb_agent_config::type_id::create("m_apb_cfg");// Call function to configure the apb_agentconfigure_apb_agent(m_apb_cfg);// More to followendfunction: build_phase

// Convenience function to configure the env// This can be overloaded by extensions to this base classfunction void spi_test_base::configure_env(spi_env_config cfg);cfg.has_functional_coverage = 1;cfg.has_reg_scoreboard = 0;cfg.has_spi_scoreboard = 1;endfunction: configure_env

// Convenience function to configure the apb agent// This can be overloaded by extensions to this base classfunction void spi_test_base::configure_apb_agent(apb_agent_config cfg);cfg.active = UVM_ACTIVE;cfg.has_functional_coverage = 0;cfg.has_scoreboard = 0;endfunction: configure_apb_agent? 配置驗(yàn)證環(huán)境中各組件的virtual interface句柄

在調(diào)用UVM run_test()方法之前，DUT頂層I/O上的信號(hào)應(yīng)該通過(guò)連接到 SystemVerilog interfaces并賦值給virtual interface，然后通過(guò)uvm_config_db::set將每個(gè)接口的virtual interface賦值給所需的驗(yàn)證組件，然后各個(gè)組件訪問(wèn)其配置對(duì)象內(nèi)部的virtual interface手柄，以驅(qū)動(dòng)或監(jiān)視DUT信號(hào)。

if( !uvm_config_db #( virtual apb3_if )::get(this, "" , "APB_vif",m_apb_cfg.APB) ) `uvm_error(...)