大家寫verilog的時候會把電路圖先畫出來嗎？

時間：2021-11-05 13:46:14

關(guān)鍵字： verilog 電路圖

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[導讀]設(shè)計分2種，一種叫前向設(shè)計，另一種叫后向設(shè)計。?后向設(shè)計就是我們只知道需求，知道要實現(xiàn)什么功能，但是暫時腦子里還沒有具體的結(jié)構(gòu)。多數(shù)時候都是后向設(shè)計。此時，先開始把module的input和output寫好。然后從output的信號出發(fā)，反推它與inputs的關(guān)系，這個過程中也可...

設(shè)計分2種，一種叫前向設(shè)計，另一種叫后向設(shè)計。?

后向設(shè)計就是我們只知道需求，知道要實現(xiàn)什么功能，但是暫時腦子里還沒有具體的結(jié)構(gòu)。多數(shù)時候都是后向設(shè)計。此時，先開始把module的input和output寫好。然后從output的信號出發(fā)，反推它與inputs的關(guān)系，這個過程中也可能畫圖，但畫的是時序圖，電路圖基本不畫。

畫時序圖是為了讓自己明確各重要信號之間的關(guān)系，防止本來應該同時輸出的信號錯拍，或者本來應該是有驅(qū)動關(guān)系的信號同時輸出。寫代碼就像編樂譜，也是有節(jié)奏的，時序圖就是五線譜。因為是從output反推inputs的關(guān)系，所以叫后向。?

前向設(shè)計就是我們遇到比較困難的小電路，在網(wǎng)上能查到一些成熟的電路設(shè)計，都是電路圖形式的。此時，我們只要把這個電路圖翻譯成verilog即可，從input開始，有一個與門我就寫一個