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[導(dǎo)讀]1、Verilogtask和Verilogfunction有什么區(qū)別？1.function應(yīng)在一個(gè)仿真時(shí)間單元內(nèi)執(zhí)行，task可以包含時(shí)序控制語句。2.function無法啟用task，task可以啟用其他task或function。3.function應(yīng)返回一個(gè)單個(gè)值，task...

1、Verilog task 和Verilog function有什么區(qū)別？

1.function應(yīng)在一個(gè)仿真時(shí)間單元內(nèi)執(zhí)行，task可以包含時(shí)序控制語句。

2.function無法啟用task，task可以啟用其他task或function。

3.function應(yīng)返回一個(gè)單個(gè)值，task沒有返回值。

2、給定以下Verilog 代碼，“a”會(huì)打印什么值？

always @(posedge clk) begina = 0;a <= 1;$display(a);end這是一個(gè)很tricky 的問題！Verilog調(diào)度語義意味著當(dāng)前仿真時(shí)間存在一個(gè)4級的仿真隊(duì)列：

1: Active Events (blocking statements)2: Inactive Events (#0 delays, etc)3: Non-Blocking Assign Updates (non-blocking statements)4: Monitor Events ($display, $monitor, etc).由于“a=0”是一個(gè) active event，因此它被安排到第一個(gè)“隊(duì)列”中。“a<=1”中的RHS是一個(gè)non-blocking event，因此它被放入第三個(gè)隊(duì)列中。最后，將display 語句放入第4個(gè)隊(duì)列中。只有monitor event隊(duì)列中的事件完成了才進(jìn)入到后面的仿真時(shí)間。因此，“a=0”會(huì)發(fā)生，然后顯示一個(gè)=0。如果我們在下一個(gè)仿真時(shí)間中查看a的值，它將顯示1。

3、以下兩行Verilog代碼有什么區(qū)別？