EMCCD相機(jī)數(shù)字控制系統(tǒng)的VHDL設(shè)計(jì)

0 引言

電荷耦合器件(CCD)現(xiàn)在廣泛應(yīng)用于天文圖像。

傳統(tǒng)的CCD讀出較慢且在高幀率的情況下有很高的讀出噪音，這限制了它在高時(shí)間分辨率天文學(xué)的應(yīng)用。

21世紀(jì)初，英國(guó)的E2V 公司和美國(guó)TI公司各自獨(dú)立地研發(fā)了一種具有新型讀出結(jié)構(gòu)的CCD 器件，即電子倍增CCD(Electron Multiplying Charge Coupled Device)，簡(jiǎn)記為EMCCD.這是新一代高質(zhì)量微光成像器件。與傳統(tǒng)的CCD相比，它采用了片上電子增益技術(shù)，利用片上增益寄存器使圖像信息在電子轉(zhuǎn)移過(guò)程中得到放大，這使得它在很高的讀出速率下仍具有相對(duì)很低的讀出噪聲，能在微光源下高分辨率成像。

EMCCD 的這些特性，使得它能對(duì)微弱光信號(hào)進(jìn)行快速的成像。近年來(lái)EMCCD被越來(lái)越多地運(yùn)用到了天文觀測(cè)，國(guó)外研究人員采用E2V 公司的EMCCD 器件L3 VISION CCD設(shè)計(jì)的相機(jī)取得了極好的觀測(cè)效果，并進(jìn)行了光子技術(shù)成像實(shí)驗(yàn)。而國(guó)內(nèi)對(duì)天文用EMCCD相機(jī)的研制與應(yīng)用還處于起步階段。目前，實(shí)驗(yàn)室正在研制一套基于EMCCD的二維天文光子計(jì)數(shù)實(shí)驗(yàn)成像系統(tǒng)，該成像系統(tǒng)可使用TI公司的EMCCD 器件TC253和TC285作為圖像傳感器。

本文針對(duì)使用TC253器件構(gòu)成的圖像采集系統(tǒng)，主要介紹EMCCD的數(shù)字控制方案和設(shè)計(jì)方法。由于硬件系統(tǒng)使用Altera公司EP3C16Q240C8N FPGA芯片，所以該數(shù)字系統(tǒng)是在Altera Quartus Ⅱ 8.0開發(fā)環(huán)境下采用VHDL語(yǔ)言來(lái)進(jìn)行設(shè)計(jì)并實(shí)現(xiàn)整個(gè)系統(tǒng)的數(shù)字控制部分。本文闡述了該數(shù)字控制系統(tǒng)的設(shè)計(jì)思想以及VHDL 的實(shí)現(xiàn)過(guò)程，給出了關(guān)鍵信號(hào)的仿真與實(shí)測(cè)波形，并對(duì)結(jié)果進(jìn)行了分析。

1 EMCCD圖像傳感器與模擬信號(hào)處理器的

控制要求

TC253 是一款具有680(H)×500(V)像素的幀轉(zhuǎn)移CCD圖像傳感器，其結(jié)構(gòu)圖如圖1所示。它被廣泛的應(yīng)用于要求高靈敏度、低噪聲并且小尺寸的特殊用途的成像系統(tǒng)之中。該圖像傳感器的像素尺寸為7.4 μm×7.4 μm,具有快速單脈沖清除能力，以及逐行掃描、隔行掃描、行合并三種讀出模式。在本系統(tǒng)設(shè)計(jì)中，使用的是逐行掃描模式。

TC253 屬于幀轉(zhuǎn)移結(jié)構(gòu)的EMCCD 器件，其面陣分為圖像傳感區(qū)(亦稱成像區(qū))和存儲(chǔ)區(qū)兩部分，如圖1所示。上電工作時(shí)，光學(xué)影像照射到圖像傳感區(qū)的像素上，對(duì)應(yīng)像素的勢(shì)阱會(huì)產(chǎn)生并收集電子，形成一幅電子影像。在曝光結(jié)束以后，這幅電子影像在成像區(qū)和存儲(chǔ)區(qū)的垂直時(shí)鐘驅(qū)動(dòng)下快速轉(zhuǎn)移到圖像存儲(chǔ)區(qū)域。此后該電子影像在存儲(chǔ)區(qū)的垂直轉(zhuǎn)移時(shí)鐘的驅(qū)動(dòng)下，逐行地轉(zhuǎn)移到水平寄存器中，并在水平轉(zhuǎn)移時(shí)鐘的驅(qū)動(dòng)下，通過(guò)水平串行寄存器轉(zhuǎn)移到輸出放大器。TC253 的水平串行寄存器分為前后兩部分，前一部分與其他CCD 圖像傳感器的設(shè)計(jì)一樣;后一部分則是獨(dú)特的，包含400個(gè)級(jí)聯(lián)的電子倍增寄存器，在這些倍增寄存器前后還有一些過(guò)渡的啞元像素，具體級(jí)數(shù)與位置如圖1 所示。

這400個(gè)級(jí)聯(lián)的倍增寄存器是該器件最具特色的部分，根據(jù)所施加的倍增電極電平高低和工作溫度，可以進(jìn)行電子影像的放大。要使EMCCD能夠準(zhǔn)確無(wú)誤的讀出光電圖像，需使光電子能有序地進(jìn)行垂直與水平的交替轉(zhuǎn)移，并通過(guò)放大與相關(guān)雙取樣(CDS)電路進(jìn)行模擬信號(hào)處理，最后經(jīng)模/數(shù)轉(zhuǎn)換器(ADC)輸出。因此，必須按照EMCCD 以及CDS 和ADC 的數(shù)據(jù)手冊(cè)所述的驅(qū)動(dòng)時(shí)序來(lái)進(jìn)行相關(guān)時(shí)鐘的時(shí)序設(shè)計(jì)。EMCCD TC253 一共有4 個(gè)時(shí)鐘驅(qū)動(dòng)信號(hào)，4 個(gè)垂直轉(zhuǎn)移信號(hào)(IAG1,IAG2,SAG1,SAG2)，3 個(gè)水平轉(zhuǎn)移信號(hào)(SRG1,SRG2,CMG)，一個(gè)曝光溢出控制信號(hào)(ODB)。在本系統(tǒng)中，為簡(jiǎn)化CCD模擬信號(hào)處理電路的設(shè)計(jì)，使用了單片模擬信號(hào)處理器AD9845B 作為CCD 輸出模擬信號(hào)的放大、CDS 和ADC電路。

模擬信號(hào)處理器AD9845B是一款針對(duì)CCD應(yīng)用的處理器AD9845A 的升級(jí)版，亦稱為模擬前端處理器(AFE)。它具有30 MHz單通道結(jié)構(gòu)，用于面陣CCD 隔行掃描和逐行掃描信號(hào)的調(diào)理和采樣[8].根據(jù)其與CCD對(duì)應(yīng)的時(shí)序關(guān)系，共需要設(shè)置6個(gè)時(shí)鐘驅(qū)動(dòng)信號(hào)，分別是相關(guān)雙采樣采集參考電平的時(shí)鐘SHP、相關(guān)雙采樣采集數(shù)據(jù)信號(hào)電平的時(shí)鐘SHD、讀出數(shù)據(jù)時(shí)鐘DATACLK、黑電平箝位時(shí)鐘CLPOB、輸入箝位時(shí)鐘CLPDM 以及消隱數(shù)據(jù)時(shí)鐘PBLK[9].6個(gè)驅(qū)動(dòng)信號(hào)按照?qǐng)D2所示的時(shí)序進(jìn)行設(shè)置，這與AD9845B 數(shù)據(jù)手冊(cè)所提供的時(shí)序稍有不同。

2 數(shù)字系統(tǒng)總體設(shè)計(jì)思想

由EMCCD 和ADC 的數(shù)據(jù)手冊(cè)并結(jié)合該項(xiàng)目的要求可知，該數(shù)字控制系統(tǒng)就是要實(shí)現(xiàn)EMCCD圖像傳感器在幀轉(zhuǎn)移讀出模式和ODB清零模式下的驅(qū)動(dòng)時(shí)鐘信號(hào)，以及在幀轉(zhuǎn)移讀出模式下，驅(qū)動(dòng)ADC正常工作的時(shí)鐘信號(hào)。幀轉(zhuǎn)移讀出模式有4種水平讀出頻率，分別為12.5 MHz,6.25 MHz,3.125 MHz,1.562 5 MHz,標(biāo)準(zhǔn)讀出頻率為12.5 MHz,另外三種讀出頻率，為了對(duì)比測(cè)試圖像采集的效果而設(shè)置的。同時(shí)要求可以控制曝光積分時(shí)間，選擇是否超越讀出(Overscan)。根據(jù)VHDL語(yǔ)言的特點(diǎn)，采用頂層模塊控制底層模塊的方式，即以頂層邏輯控制各個(gè)底層邏輯的方式來(lái)實(shí)現(xiàn)該數(shù)字控制系統(tǒng)的功能。這種設(shè)計(jì)思想在實(shí)驗(yàn)室設(shè)計(jì)的RDCCD 相機(jī)[10]、KAISS 相機(jī)[11] 中都使用過(guò)，控制效果良好，程序結(jié)構(gòu)清晰。

在頂層模塊中，定義了一些與底層模塊連接的端口，以及數(shù)字控制系統(tǒng)與外部硬件連接的端口，設(shè)置了頂層模塊與各底層模塊端口匹配的方式。生成了各個(gè)模塊需要的各種時(shí)鐘信號(hào)。以及協(xié)調(diào)了幀轉(zhuǎn)移讀出模式與ODB清零模式的切換。

在底層模塊中主要是兩個(gè)子模塊：ODB 清零和幀轉(zhuǎn)移讀出。每個(gè)子模塊都有其獨(dú)立的輸入時(shí)鐘信號(hào)與輸出端口，在相應(yīng)模塊被選中執(zhí)行時(shí)能順利完成各自任務(wù)，生成正確的輸出時(shí)鐘信號(hào)。

3 數(shù)字系統(tǒng)的實(shí)現(xiàn)與仿真

該設(shè)計(jì)是在Altera Quartus Ⅱ 8.0的開發(fā)環(huán)境下，分別對(duì)頂層模塊和底層模塊進(jìn)行VHDL編程設(shè)計(jì)與仿真的。下面將介紹各模塊的具體設(shè)計(jì)、仿真過(guò)程和一些實(shí)現(xiàn)技巧。

3.1 頂層模塊的設(shè)計(jì)

頂層模塊中定義了一些輸入端口、輸出端口和一些與底層模塊連接用端口及其映射關(guān)系，生成了底層模塊需要的各種時(shí)鐘信號(hào)，設(shè)置了各模塊的切換條件。以clkin作為輸入主時(shí)鐘，生成了3個(gè)底層用時(shí)鐘：清零時(shí)鐘clock_C,垂直轉(zhuǎn)移時(shí)鐘clock_V、水平轉(zhuǎn)移時(shí)鐘clock_H;以clkin_1 μs作為另一輸入時(shí)鐘，生成曝光階段時(shí)鐘clock_1 μs.還設(shè)置了“cs”,“read_select”,“start_read”三個(gè)判斷信號(hào)，用于選擇、切換ODB清零與幀轉(zhuǎn)移讀出模式。在Quartus Ⅱ中編譯成功后生成頂層模塊，命名為top.頂層模塊的VHDL 程序流程圖如圖3所示。

3.2 底層模塊的設(shè)計(jì)

底層模塊包含ODB清零子模塊與幀轉(zhuǎn)移讀出子模塊，有時(shí)亦稱為ODB 清零工作模式與幀轉(zhuǎn)移讀出工作模式。下面分別介紹這兩個(gè)子模塊的具體設(shè)計(jì)過(guò)程與仿真結(jié)果。

3.2.1 ODB清零模式由頂層模塊流程圖(即圖3)可知，當(dāng)片選信號(hào)cs='1',并且read_select='0‘時(shí)，系統(tǒng)將運(yùn)行ODB 清零模塊。該模塊就是在系統(tǒng)上電后或CCD未進(jìn)入曝光工作狀態(tài)時(shí)對(duì)CCD 成像區(qū)的殘余電荷進(jìn)行清除。根據(jù)TC253的數(shù)據(jù)手冊(cè)，曝光溢出控制信號(hào)ODB在整個(gè)圖像采集過(guò)程中有三個(gè)電平值，溢流控制階段為5.3 V,清零階段為12.5 V,電荷轉(zhuǎn)移階段為4.8 V.因此在具體的VHDL編程過(guò)程中，可以生成ODB1,ODB2兩個(gè)信號(hào)，將它們輸出到一個(gè)ODB 驅(qū)動(dòng)電路中，可形成ODB 控制信號(hào)。

該模塊以頂層生成的時(shí)鐘信號(hào)clock_C作為參考時(shí)鐘，當(dāng)清零使能信號(hào)start_read='0’時(shí)，開始ODB清零過(guò)程。在此過(guò)程中，垂直轉(zhuǎn)移信號(hào)SAG1、SAG2運(yùn)行一個(gè)周期。圖4 為該子模塊VHDL 程序的仿真結(jié)果。通過(guò)對(duì)比TC253的數(shù)據(jù)手冊(cè)可知，仿真波形與該器件要求的時(shí)序是一致的。

3.2.2 幀轉(zhuǎn)移讀出模式

根據(jù)TC253 的數(shù)據(jù)手冊(cè)，將該EMCCD 器件的成像與幀轉(zhuǎn)移讀出模式劃分為4個(gè)階段，按順序分別是清零階段S1、曝光階段S2、垂直轉(zhuǎn)移階段S3、水平輸出階段S4.在頂層生成的4個(gè)時(shí)鐘信號(hào)，分別用作這4階段的控制時(shí)鐘，使之能夠準(zhǔn)確地形成并輸出滿足TC253所需的各信號(hào)。[!--empirenews.page--]

為了能使4 個(gè)階段的信號(hào)順序執(zhí)行、互不沖突，在VHDL 程序代碼中，需要設(shè)置必要的判定信號(hào)，以控制狀態(tài)的轉(zhuǎn)移。這4個(gè)階段的狀態(tài)轉(zhuǎn)移圖如圖5所示。由圖可知，系統(tǒng)上電后進(jìn)入初始狀態(tài)S0,當(dāng)read_select='1‘時(shí)，進(jìn)入幀轉(zhuǎn)移讀出模式。當(dāng)使能信號(hào)C_enable='1’時(shí)，進(jìn)行成像區(qū)電荷清除S1,直到結(jié)束標(biāo)志位C_end='1‘后進(jìn)入曝光階段S2;當(dāng)曝光使能位ClrM_en='1’時(shí)，開始曝光，直到結(jié)束標(biāo)志位Exp_end='1‘后進(jìn)入垂直轉(zhuǎn)移階段S3;當(dāng)垂直轉(zhuǎn)移使能位V_enable='1’時(shí)，開始垂直轉(zhuǎn)移，直到結(jié)束標(biāo)志位V_end='1‘后進(jìn)入水平輸出階段S4;當(dāng)水平輸出使能位H_enable='1’時(shí)，開始水平輸出，直到結(jié)束標(biāo)志位H_end='1‘后回到初始狀態(tài)S0.

為了能正確輸出數(shù)字圖像，在水平輸出階段，還需要對(duì)模擬信號(hào)處理器AD9845B 進(jìn)行控制。為此，在此階段(S4)，需要根據(jù)AD9845B 的時(shí)序要求(見圖2)，產(chǎn)生并輸出該器件要求的DATACLK,SHP,SHD,PBLK,CLPDM,CLPOB信號(hào)波形。

圖6 為幀轉(zhuǎn)移模式下主要信號(hào)的仿真結(jié)果。按TC253 實(shí)際的幀轉(zhuǎn)移行數(shù)680 和水平寄存器數(shù)目500,仿真波形將很長(zhǎng)，無(wú)法顯示。由于仿真的目的是驗(yàn)證邏輯和時(shí)序關(guān)系，因此，在仿真時(shí)我們將幀轉(zhuǎn)移行數(shù)和水平寄存器數(shù)目分別設(shè)定為10 和10,才獲得圖6 的結(jié)果。該結(jié)果與TC253在時(shí)序要求上是一致的。

4 實(shí)測(cè)結(jié)果分析與設(shè)計(jì)修正

為了使該EMCCD數(shù)字控制系統(tǒng)在實(shí)際的硬件電路環(huán)境下也能順利運(yùn)行。在Altera SOPC Builder 下定制了一個(gè)Nios Ⅱ軟核CPU模塊，并在Altera Nios Ⅱ 8.0環(huán)境下設(shè)計(jì)了相應(yīng)的C 程序，以便對(duì)前面設(shè)計(jì)生成的EMCCD數(shù)字控制器進(jìn)行測(cè)試。實(shí)際電路板上進(jìn)行測(cè)試與仿真還是有所不同的。發(fā)現(xiàn)有些仿真能順利得到波形但是在將程序下載到實(shí)際電路板上之后，程序卻并不運(yùn)行。需要經(jīng)過(guò)一系列的調(diào)整與修改，程序在電路板上才能正常運(yùn)行，并得到具有正確時(shí)序的信號(hào)波形。對(duì)標(biāo)準(zhǔn)電平的數(shù)字信號(hào)，測(cè)試時(shí)使用的是安捷倫公司生產(chǎn)的1693A 邏輯分析儀，對(duì)于驅(qū)動(dòng)電路輸出的時(shí)鐘信號(hào)，則使用安捷倫公司生產(chǎn)的MSO6012A 示波器。由于篇幅有限，這里僅給出部分測(cè)試波形，如圖7~圖9所示。

圖7為ODB清零模式實(shí)測(cè)信號(hào)波形圖，圖8為幀轉(zhuǎn)移讀出模式垂直轉(zhuǎn)移階段、清零及曝光階段、水平讀出階段的信號(hào)波形圖，其中AFE 的驅(qū)動(dòng)信號(hào)波形在圖8(c)中。由于波形的名字顯示太小，看不清楚，故只截取了波形圖，信號(hào)名是單獨(dú)編輯上去的。通過(guò)觀察實(shí)測(cè)波形，其中垂直轉(zhuǎn)移信號(hào)IAG1,IAG2,SAG1,SAG2頻率為1.046 MHz,水平讀出信號(hào)SRG1,SRG2及電子倍增信號(hào)CMG 頻率為3.125 MHz.這些都符合數(shù)據(jù)手冊(cè)上的要求。將實(shí)測(cè)波形、仿真波形與數(shù)據(jù)手冊(cè)上的要求進(jìn)行對(duì)比，說(shuō)明實(shí)測(cè)波形時(shí)序是正確的。邏輯控制信號(hào)經(jīng)FP-GA產(chǎn)生，輸入相應(yīng)驅(qū)動(dòng)電路，產(chǎn)生控制信號(hào)。其中電荷倍增驅(qū)動(dòng)電路是實(shí)現(xiàn)EMCCD器件片上增益功能的關(guān)鍵。

這里采用的是TI公司生產(chǎn)的TC253芯片及該公司推薦的電荷倍增高壓驅(qū)動(dòng)電路，并進(jìn)行了一定修改。

由于IAG1,IAG2信號(hào)的頻率較高而驅(qū)動(dòng)電路中三極管的開關(guān)特性非理想，造成了輸出信號(hào)的占空比出現(xiàn)一個(gè)小的固定偏差。以這個(gè)實(shí)測(cè)的偏差作為時(shí)序修正量，在VHDL程序的時(shí)鐘生成部分進(jìn)行少量修改，即可改變FPGA的輸出(亦即驅(qū)動(dòng)電路輸入)信號(hào)的占空比，或者說(shuō)，預(yù)先對(duì)其進(jìn)行修正;然后利用三極管開啟和關(guān)斷時(shí)間的不同，使最后從驅(qū)動(dòng)電路輸出的時(shí)鐘的占空比基本達(dá)到50%.這種方法與段帷用硬件電路進(jìn)行調(diào)整的，電路結(jié)構(gòu)簡(jiǎn)單，且易于實(shí)現(xiàn)，但調(diào)節(jié)的精度稍差。經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)電路后的部分垂直、水平時(shí)鐘信號(hào)實(shí)測(cè)波形如圖9所示，其中，圖9(a)~(c)中波形的縱坐標(biāo)10 V/div,圖9(d)中則為5 V/div.

圖9(a)中IAG1(上)、IAG2(下)，頻率均為1.046 MHz,IAG1 高電壓為5.3 V,IAG2 高電平為3.1 V,IAG1 低電壓為-6.2 V,IAG2低電壓為-7 V;圖9(b)中SAG1(上)、SAG2(下)，頻率均為1.046 MHz,高電壓均為3.3 V,SAG1 低電壓為-7 V,SAG2 低電壓為-6.9 V;圖9(c)中SRG1(上)、SRG2(下)，頻率均為3.125 MHz,高電壓均為5.0 V,SRG1低電壓為-4.3 V,SRG2低電壓為-5.6 V;圖9(d)中為CMG 的輸出實(shí)測(cè)波形，頻率為3.125 MHz,高電壓為15 V,低電壓為-3.0 V.這些說(shuō)明實(shí)測(cè)信號(hào)基本滿足數(shù)據(jù)手冊(cè)的要求。波形中的欠阻尼振蕩是因?yàn)闇y(cè)試時(shí)只接了電容負(fù)載而沒(méi)有接阻尼電阻。當(dāng)插入EMCCD后，硬件上將接入一個(gè)小的阻尼電阻，將可有效減小這種阻尼振蕩的幅值。

5 結(jié)語(yǔ)

通過(guò)對(duì)所用EMCCD器件TC253和模擬信號(hào)處理器AD9845B的分析，結(jié)合成像系統(tǒng)硬件的具體情況，采用頂層控制底層的VHDL模塊設(shè)計(jì)方法，完成了基于FPGA的EMCCD數(shù)字控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)工作。仿真和實(shí)測(cè)的信號(hào)波形在邏輯與時(shí)序兩方面都完全達(dá)到了成像控制與圖像采集系統(tǒng)的控制要求。這說(shuō)明對(duì)基于TC253和AD9845B的EMCCD成像系統(tǒng)的分析及其時(shí)鐘信號(hào)的VHDL 設(shè)計(jì)方法是正確的。另外，在較高頻率下，信號(hào)經(jīng)過(guò)多級(jí)輸出或驅(qū)動(dòng)電路后，可能會(huì)出現(xiàn)時(shí)序偏差。采用實(shí)測(cè)的方法獲得這個(gè)偏差，以此作為VHDL信號(hào)時(shí)序的修正量，實(shí)現(xiàn)了時(shí)鐘驅(qū)動(dòng)波形的正確輸出。

這也突顯以VHDL進(jìn)行FPGA邏輯與時(shí)序控制電路設(shè)計(jì)的優(yōu)點(diǎn)。