[導讀]針對FPGA和CPLD的數(shù)字IC門電路級同步設計的經(jīng)驗總結(jié)
我在看書的時候看到了針對FPGA和CPLD的數(shù)字IC門電路級同步設計的經(jīng)驗總結(jié)，拿來共享：
（1）所有數(shù)據(jù)都要通過組合邏輯和延時單元，典型的延時單元是觸發(fā)器，這些觸發(fā)器被一個時鐘信號所同步。
（2）延時總是由延時單元來控制，而不是由組合邏輯來控制。
（3）組合邏輯所產(chǎn)生的信號不能在沒有通過一個同步延時單元的情況下反饋回同一個邏輯組合。
（4）時鐘信號不能被門控，必須直接到達延時單元的時鐘輸入端，而不經(jīng)過任何組合邏輯。
（5）數(shù)據(jù)信號必須只通向組合邏輯或延時單元的數(shù)據(jù)輸入端。
（1）所有數(shù)據(jù)都要通過組合邏輯和延時單元，典型的延時單元是觸發(fā)器，這些觸發(fā)器被一個時鐘信號所同步。
（2）延時總是由延時單元來控制，而不是由組合邏輯來控制。
（3）組合邏輯所產(chǎn)生的信號不能在沒有通過一個同步延時單元的情況下反饋回同一個邏輯組合。
（4）時鐘信號不能被門控，必須直接到達延時單元的時鐘輸入端，而不經(jīng)過任何組合邏輯。
（5）數(shù)據(jù)信號必須只通向組合邏輯或延時單元的數(shù)據(jù)輸入端。
* - 本貼最后修改時間：2004-9-28 17:23:44 修改者：uuu_000
* - 修改原因：忘了說一些事情 ：）
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