24位A/D轉換器CS5381及其在高速高精度數據采集系統(tǒng)中的應用
關鍵詞：CS5381；DSP；FPGA；并行數據采集系統(tǒng)
１ 引言
在弱信號檢測儀器開發(fā)過程中，選用高精度的Ａ／Ｄ轉換芯片往往可以給設計帶來方便。一般情況下，在對寬頻帶弱信號進行檢測時，
不僅要求ＡＤＣ具有大動態(tài)范圍，同時對ＡＤＣ的采樣速率也提出了更高的要求。ＣＳ５３８１是目前市場上動態(tài)范圍和采樣速率兩項指標都很突出的一款２４位ＡＤＣ，它的推出為設計高速高精度采集系統(tǒng)提供了一個較好的解決方案。
２?。茫樱担常福钡闹饕阅芴攸c
ＣＳ５３８１是Ｃｉｒｒｕｓ Ｌｏｇｉｃ公司推出的１２０ｄＢ、１９２ｋＨｚ高性能立體聲模數轉換芯片。該芯片采用２４引腳ＴＳＳＯＰ或ＳＯＩＣ封裝，其引腳排列如圖１所示。該芯片采用５Ｖ工作電源。它的內部集成了一個可直接與５～２．５Ｖ邏輯電平接口的電平轉換器、一個可消除直流偏移量的高通濾波器、一個線性相位數字抗混疊濾波器和溢流監(jiān)測器。ＣＳ５３８１所具有的這些特性使其在高品質音頻處理和精密測控等領域都得到了很好的應用。
ＣＳ５３８１的主要性能特點如下：
●具有２４位轉換精度；
●采樣速率可以達到１９２ｋＨｚ；
●具有１２０ｄＢ動態(tài)范圍；
●可工作于５Ｖ模擬電壓和３～５Ｖ邏輯電壓；
●兼容２．５～５Ｖ邏輯電平；
●帶有線性相位抗混疊濾波器；
●采用差動模擬信號輸入方式；
●具有主、從兩種工作模式；
●內置數字高通濾波器。
圖2
ＣＳ５３８１使用起來非常方便，可工作在主、從兩種模式下。模式選擇可通過管腳２（Ｍ／ Ｓ）來進行。當Ｍ／ Ｓ引腳為高電平時，ＣＳ５３８１工作在主模式（Ｍａｓｔｅｒ Ｍｏｄｅ），此時ＬＲＣＫ（其頻率等于采樣速率）和ＳＣＬＫ是輸出管腳；而當Ｍ／ Ｓ為低電平時，ＣＳ５３８１工作在從模式（Ｓｌａｖｅ Ｍｏｄｅ），該模式下，ＬＲＣＫ和ＳＣＬＫ變成輸入管腳。如需改變ＣＳ５３８１的采樣率，只需控制芯片的ＭＤＩＶ、Ｍ０和Ｍ１這三個管腳的邏輯電平即可。表１所列是主時鐘為２４．５７６ＭＨｚ時，不同控制方式時采樣速率的對照表。
表1 CS5381采樣率控制對照表
| MDIV | M1 | M0 | 采樣速率（Hz） |
| 1 | 0 | 0 | 48K |
| 1 | 0 | 1 | 96K |
| 1 | 1 | 0 | 192K |
| 0/1 | 1 | 1 | Reserved |
| 0 | 1 | 0 | 384K |
通常２４位ＡＤＣ都會產生一個微小的直流偏移，在ＣＳ５３８１內部有一個數字高通濾波器，可以通過給管腳ＨＰＦ提供一個低電平使該濾波器有效，這樣，芯片可以消除直流偏移。另外芯片還帶有溢流監(jiān)測器，當模擬信號的輸入電壓幅度過大而致使ＡＤＣ轉換溢出時，相對應的管腳ＬＦＶ變低，因此，在該管腳與電源之間接一個發(fā)光二極管，就可以直觀地顯示出模擬輸入是否溢出，從而根據需要調整前端放大電路的增益。
ＣＳ５３８１的模擬信號為差動輸入方式，因此，它的前端要有一個簡單的模擬調理電路。ＣＳ５３８１的轉換結果是２４位補碼形式的串行數據，且左右通道交替輸出，可用ＬＲＣＫ的高低電平來進行區(qū)分。輸出數據有兩種格式：左對齊和Ｉ２Ｓ。圖２是ＣＳ５３８１的兩種數據傳輸時序。
３ 四通道并行采集系統(tǒng)的設計
圖３所示是一個四通道并行采集系統(tǒng)的整體框圖，該系統(tǒng)主要由ＴＭＳ３２０ＶＣ３３（以下簡稱ＶＣ３３）、兩片ＣＳ５３８１、一片ＦＰＧＡ（ＥＰＦ１０Ｋ１０）和一個大容量ＦＩ-ＦＯ存儲器構成。采集系統(tǒng)與主機的通訊采用ＵＳＢ接口。系統(tǒng)中的一片ＣＳ５３８１工作于主模式，另外一片則工作在從模式下，這樣可以保證兩片ＡＤＣ工作時嚴格同步。
在基于ＣＳ５３８１的采集系統(tǒng)中，如何實現ＣＳ５３８１與ＴＭＳ３２０ＶＣ３３的接口是一個關鍵問題。具體的設計方案有兩種：其一，由于ＣＳ５３８１采用同步串行數據輸出方式，而ＴＭＳ３２０ＶＣ３３具有多通道緩沖串口（ＭｃＢＳＰ），因此，可以較為容易地實現二者的硬件連接。其二是通過ＣＰＬＤ／ＦＰＧＡ設計串并轉換電路，并把ＣＳ５３８１輸出的串行數據轉換為并行數據，然后由ＴＭＳ３２０ＶＣ３３通過擴展ＩＯ對數據進行讀取。這兩種方案相比，第一種方案比較簡單，但系統(tǒng)要設計四個獨立的同步采集通道，并要使用兩片ＣＳ５３８１，而ＴＭＳ３２０ＶＣ３３只有一個ＭｃＢＳＰ，所以此方案無法采用。第二種方案實現起來相對比較麻煩，硬件成本也較大。它通過把每片ＣＳ５３８１的串行數據轉換成８位并行數據并經ＦＩＦＯ緩存，然后由ＴＭＳ３２０ＶＣ３３通過中斷和ＤＭＡ方式對四個通道的轉換數據進行讀取。
串并轉換電路設計是ＣＳ５３８１和ＴＭＳ３２０ＶＣ３３接口電路的核心部分，它負責將ＣＳ５３８１輸出的串行數據轉換為并行數據并存儲在ＦＩＦＯ中，同時產生相應的ＦＩＦＯ寫信號。具體設計時，應當考慮以下三個問題：
（１） 對于ＣＳ５３８１在左右通道的數據，除了２４位轉換結果數據外，還應輸出一個８位的附加信息，因此，輸出一道數據時，總共有３２個時鐘輸出，而最后８位數據是無用的，這樣，就需要有一個禁止邏輯來防止８位附加數據也寫入到ＦＩＦＯ中。
（２） 由于串行輸出時鐘ＳＣＬＫ在ＣＳ５３８１工作期間是一直存在的，因此，在啟動和結束串并轉換時，應該有一個控制邏輯來使串并轉換電路只有在ＬＲ-ＣＫ的上升沿（或者下降沿）觸發(fā)下才能進行數據轉換，以保證左右通道數據順序的確定性。
（３） 轉換電路要有使能控制，以便控制信號的采集時間。
４ 測試結果
該采集系統(tǒng)利用標準信號源進行正弦信號采集測試，下面是對兩種頻率的正弦信號進行測試的結果分析。其中第一種測試結果如圖４所示。對于１０ｋＨｚ的正弦信號，ＣＳ５３８１的主時鐘ＭＣＬＫ為２４．５７６ＭＨｚ、它具有６４倍的過采樣率（采樣速率ｆｓ＝ＭＣＬＫ／６４＝１９２ｋＨｚ），采樣時間Ｔ為１ｍｓ。由采樣結果和功率譜可以看出：系統(tǒng)中的ＣＳ５３８１采樣數據在頻率域的動態(tài)范圍在１２０ｄＢ以上。
圖5
把系統(tǒng)采樣速率ｆｓ設置為３８４ｋＨｚ時，對７５ｋＨｚ正弦信號的采樣結果及功率譜估計如圖５所示，由采樣結果可以看出：ＣＳ５３８１可以在３８４ｋＨｚ的采樣速率下對更高頻率的信號進行采樣，但從功率譜可以看出，此時動態(tài)范圍及信噪比都在８０ｄＢ左右，可見采樣精度有較大幅度的降低。若要完成更高頻率信號的采樣，在對采樣精度要求不是特別高時，可以考慮采用這種方式。
由此可以看出，由ＣＳ５３８１構成的這種采集系統(tǒng)具有分辨率高、動態(tài)范圍大等特點，在混場源電磁法接收機中得到了很好的應用，可以對帶寬為ＤＣ～７５ｋＨｚ、動態(tài)范圍為１２０ｄＢ的電磁信號進行高精度數據采集。
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