用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接

    關(guān)鍵詞：PCI總線；TMS320C6711b；HPI(host port interface)；局部總線；PLX9054

ＣＰＬＤ是一種復(fù)雜的用戶可編程邏輯器件。它以操作靈活，開發(fā)迅速，投資風(fēng)險(xiǎn)低，可多次編程擦寫和在系統(tǒng)可編程（Ｉｎ Ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）等特點(diǎn)而成為一種可優(yōu)化硬件電路設(shè)計(jì)且具競爭力的產(chǎn)品。近年來，隨著微電子集成工藝的不斷發(fā)展，各種系列的ＣＰＬＤ可為簡單ＰＡＬ綜合設(shè)計(jì)到先進(jìn)實(shí)時(shí)硬件現(xiàn)場升級(jí)等全部范圍內(nèi)的任務(wù)設(shè)計(jì)提供全套的解決方法。本文將給出如何使用Ｘｉｌｉｎｘ公司的ＣＰＬＤ器件ＸＣ９５００ＬＶ實(shí)現(xiàn)ＰＬＸ９０５４的局部總線 （ｌｏｃａｌ ｂｕｓ）和ＤＳＰ的ＨＰＩ口之間的實(shí)時(shí)通信方法。采用這種設(shè)計(jì)可以以單字或ＤＭＡ方式完成主機(jī)與ＤＳＰ之間的高速數(shù)據(jù)傳輸，傳輸速率可達(dá)到１６Ｍｂ／ｓ。該方法可廣泛應(yīng)用于實(shí)時(shí)圖形、圖像及動(dòng)畫處理等場合。

圖1

１　設(shè)計(jì)需求

１．１ ｌｏｃａｌ ｂｕｓ接口要求

ＰＬＸ９０５４是ＰＣＩ接口專用主從器件，包括通信、網(wǎng)絡(luò)、磁盤控制、多媒體等高性能接口功能。ＰＬＸ９０５４可以以多種方式實(shí)現(xiàn)從ｐｃｉ ｂｕｓ端到ｌｏｃａｌ ｂｕｓ端(局部總線)的數(shù)據(jù)轉(zhuǎn)移, 如直接傳輸，ＤＭＡ控制傳輸?shù)?。通過ｐｃｉ ｂｕｓ和ｌｏｃａｌ ｂｕｓ之間以六個(gè)可編程ＦＩＦＯ的不同連接可實(shí)現(xiàn)突發(fā)并發(fā)傳輸， 同時(shí)也可通過串行ＥＥＰＲＯＭ或ＰＣＩ主控設(shè)備對ＰＬＸ９０５４內(nèi)部的配置寄存器進(jìn)行設(shè)置，其簡化框圖如圖１所示。圖中，通過配置ＥＥＰＲＯＭ可設(shè)置ＰＬＸ９０５４作為ＰＣＩ總線的從設(shè)備?工作在Ｃ模式下（數(shù)據(jù)、地址總線非復(fù)用），該模式下的ｌｏｃａｌ ｂｕｓ數(shù)據(jù)寬度為１６ｂｉｔ，同時(shí)，通過使能外部設(shè)備就緒信號(hào)ＲＥＡＤＹ還可以禁止無限爆發(fā)操作（屏蔽ＢＴＥＲＭ ｂｉｔ）。

Ｌｏｃａｌ ｂｕｓ端的讀、寫時(shí)序基本相同，圖２所示是其單字讀寫操作時(shí)序。以寫周期為例，首先，ＰＬＸ９０５４通過置ＬＨＯＬＤ信號(hào)有效來申請ｌｏｃａｌ ｂｕｓ的主控權(quán)，在收到ｌｏｃａｌ ｂｕｓ仲裁的響應(yīng)信號(hào)ＬＨＯＬＤＡ之后，ＰＬＸ９０５４將成為ｌｏｃａｌ ｂｕｓ的主控，隨后置ＡＤＳ信號(hào)為低，使得地址總線信號(hào)ＬＡ[３１：２]、字節(jié)使能信號(hào)ＬＢＥ[３：０]和讀寫選擇信號(hào)ＬＷ／ Ｒ 進(jìn)入有效狀態(tài)，一個(gè)ＬＣＬＫ周期之后，９０５４停止驅(qū)動(dòng)ＡＤＳ，這時(shí)，地址總線ＬＡ[３１：２]上的地址信號(hào)將保持有效直至數(shù)據(jù)線上的數(shù)據(jù)有效并保持一個(gè)ＬＣＬＫ周期。數(shù)據(jù)線ＬＤ[１５：０]上的數(shù)據(jù)信號(hào)由ＲＥＡＤＹ驅(qū)動(dòng)， ＲＥＡＤＹ表示ｌｏｃａｌ ｂｕｓ設(shè)備已經(jīng)準(zhǔn)備好，可以發(fā)送或者接收數(shù)據(jù)。ＢＬＡＳＴ信號(hào)由ＰＬＸ９０５４提供，ＢＬＡＳＴ信號(hào)為低表示一次傳輸?shù)淖詈笠粋€(gè)字節(jié)，ＢＬＡＳＴ的上升沿可用于標(biāo)志一次數(shù)據(jù)傳輸?shù)耐瓿?。一個(gè)ＬＣＬＫ周期之后，ＰＬＸ９０５４拉低ＬＨＯＬＤ?以放棄對ｌｏｃａｌ ｂｕｓ的主控權(quán)，此后，ｌｏｃａｌ ｂｕｓ仲裁響應(yīng)９０５４的ＬＨＯＬＤ信號(hào)，并拉低ＬＨＯＬＤＡ以收回ｌｏｃａｌ ｂｕｓ主控權(quán)，這時(shí)的ｌｏｃａｌ ｂｕｓ置于閑置狀態(tài)。這里，ＰＬＸ９０５４作為ｌｏｃａｌ ｂｕｓ主控權(quán)的唯一申請者，只要提出總線申請，ｌｏｃａｌ ｂｕｓ仲裁就會(huì)立即響應(yīng)該申請。

１．２ ＨＰＩ口設(shè)計(jì)要求

ＨＰＩ口是一種數(shù)據(jù)寬度為１６ｂｉｔ的并行端口（Ｃ６４＊＊系列ＤＳＰ中，ＨＰＩ口的數(shù)據(jù)寬度達(dá)到３２ｂｉｔ）。通過ＨＰＩ口，主機(jī)可以直接對ＣＰＵ的存儲(chǔ)器空間進(jìn)行操作。在Ｃ６２１＊／Ｃ６７１＊系列ＤＳＰ中，沒有留出專門的ＥＤＭＡ通道來執(zhí)行ＨＰＩ口的訪問操作，而是直接將ＨＰＩ口連接到內(nèi)部的地址產(chǎn)生硬件上，因而提高了對內(nèi)部存儲(chǔ)空間的訪問速度。ＨＰＩ口內(nèi)部加入了兩個(gè)八級(jí)深度的讀寫緩沖，可以執(zhí)行地址自增的讀寫操作，提高讀寫操作的吞吐量。ＨＰＩ口為內(nèi)部ＣＰＵ提供了標(biāo)準(zhǔn)３２ｂｉｔ的數(shù)據(jù)接口，同時(shí)為外部主機(jī)也提供了一個(gè)經(jīng)濟(jì)的１６ｂｉｔ接口，所以對外部主機(jī)而言，每次讀寫必須執(zhí)行成對的１６ｂｉｔ操作。

     ＨＰＩ口內(nèi)部有三個(gè)寄存器，分別是控制寄存器（ＨＰＩＣ），地址寄存器（ＨＰＩＡ）和數(shù)據(jù)寄存器（ＨＰＩＤ）。這三個(gè)寄存器可以直接被主機(jī)訪問，主機(jī)每執(zhí)行一次對ＣＰＵ內(nèi)部存儲(chǔ)空間的訪問都必須先對控制寄存器和地址寄存器寫入相應(yīng)的值，然后才能對數(shù)據(jù)寄存器進(jìn)行讀寫操作。ＨＰＩ口的外部接口是由數(shù)據(jù)總線ＨＤ?１５：０?以及一部分用于描述和控制ＨＰＩ接口的控制信號(hào)組成，這些控制信號(hào)的具體類型如下：

ＨＣＮＴＬ[１:０]：控制ＨＰＩ的操作類型;

ＨＨＷＩＬ：半字確認(rèn)輸入，“０”，“１”分別表示一次字傳輸?shù)牡谝粋€(gè)半字和第二個(gè)半字；

ＨＲ／Ｗ：讀／寫選擇；

ＨＲＤＹ：就緒狀態(tài)標(biāo)志；

ＨＩＮＴ：中斷標(biāo)志，ＤＳＰ向主機(jī)提出中斷；

ＨＡＳ：區(qū)別地址／數(shù)據(jù)復(fù)用總線的數(shù)據(jù)與地址；

ＨＤＳ１，ＨＤＳ２，ＨＣＳ：數(shù)據(jù)選通輸入，三者配合可用于產(chǎn)生一個(gè)ＨＰＩ內(nèi)部選通信號(hào)ＨＳＴＲＯＢＥ：

ＨＳＴＲＯＢＥ ＝[ＮＯＴ（ＨＤＳ１ ＸＯＲ ＨＤＳ２）] ＯＲ ＨＣＳ；

對于一個(gè)寫ＨＰＩ口的操作，應(yīng)首先使能ＨＣＳ，變化ＨＤＳ１或ＨＤＳ２，可使ＨＳＴＲＯＢＥ信號(hào)產(chǎn)生一個(gè)下降沿，ＨＰＩ口在這個(gè)下降沿采樣控制信號(hào)ＨＣＮＴＬ?１：０?、ＨＨＷＩＬ和ＨＲ／Ｗ，同時(shí)在使能ＨＣＳ的同時(shí)扇出ＨＲＤＹ，以使主機(jī)進(jìn)入等待狀態(tài)，直到ＨＲＤＹ產(chǎn)生下降沿，表明ＨＰＩＤ已清空，可以接收新的數(shù)據(jù)。此時(shí)ＨＳＴＲＯＢＥ也將產(chǎn)生一個(gè)上升沿，并采樣ＨＤ?１５：０?上的數(shù)據(jù)并將其送入ＨＰＩＤ，以完成第一個(gè)半字的寫入。對于第二個(gè)半字的寫入，由于３２ｂｉｔ的ＨＰＩＤ已經(jīng)清空，可以直接寫入數(shù)據(jù)，不會(huì)出現(xiàn)未準(zhǔn)備好的情況，所以ＨＲＤＹ一直保持為低，與第一個(gè)字節(jié)的寫入相同，該操作也在ＨＳＴＲＯＢＥ的下降沿采樣控制信號(hào)，并在ＨＳＴＲＯＢＥ的上升沿采樣數(shù)據(jù)總線ＨＤ[１５：０]的數(shù)據(jù)并送入ＨＰＩＤ，以完成一個(gè)３２ｂｉｔ的寫入操作。

圖3

    對于讀ＨＰＩ的操作，當(dāng)ＨＣＳ有效且在主機(jī)不采用地址自增方式從ＨＰＩＤ執(zhí)行讀操作時(shí)（ｃａｓｅ１），ＨＰＩ會(huì)向內(nèi)部地址產(chǎn)生電路送一個(gè)讀請求，ＨＣＳ的下降沿可使ＨＲＤＹ變?yōu)楦唠娖?，直到?nèi)部地址產(chǎn)生電路將請求的數(shù)據(jù)載入ＨＰＩＤ，ＨＲＤＹ變?yōu)橛行顟B(tài)為止，此時(shí)數(shù)據(jù)線上的數(shù)據(jù)為讀出的數(shù)據(jù)，而且該數(shù)據(jù)將保持有效直到ＨＳＴＲＯＢＥ上升沿采樣數(shù)據(jù)后１０ｎｓ左右。由于在第二次讀操作開始時(shí)，數(shù)據(jù)已經(jīng)出現(xiàn)在ＨＰＩＤ上了，因此，第二個(gè)半字的讀操作將不會(huì)遇到未準(zhǔn)備好的情況；在ＨＰＩＤ以地址自增方式進(jìn)行讀操作時(shí)，ＨＣＳ在整個(gè)多個(gè)字節(jié)的傳輸過程中始終保持有效，一旦完成現(xiàn)在的讀操作，下一地址的數(shù)據(jù)馬上被取出。因此，完成現(xiàn)在讀操作的第二個(gè)半字的傳輸之后（在ＨＳＴＲＯＢＥ的第二個(gè)上升沿），將由ＨＳＴＲＯＢＥ的下降沿（通過變化ＨＤＳ１或者ＨＤＳ２來產(chǎn)生）扇出ＨＲＤＹ信號(hào)，以用于指示ＨＰＩ正忙于數(shù)據(jù)的預(yù)讀取。

圖３是ＨＰＩ的讀、寫時(shí)序圖，這里ＨＡＳ一直接高電平。

２　設(shè)計(jì)實(shí)現(xiàn)

該系統(tǒng)中ＣＰＬＤ的功能主要是完成ｌｏｃａｌ ｂｕｓ端和ＨＰＩ端口之間控制信號(hào)和數(shù)據(jù)總線的連接，并保證數(shù)據(jù)傳輸?shù)目煽啃?。通過以上對ｌｏｃａｌ ｂｕｓ和ＨＰＩ讀寫時(shí)序的分析可見，一些關(guān)鍵信號(hào)，如ＨＣＳ、ＲＥＡＤＹ、ＨＲＤＹ的時(shí)序設(shè)計(jì)很重要，實(shí)際上，整個(gè)ＣＰＬＤ設(shè)計(jì)的主要任務(wù)也是圍繞這幾個(gè)信號(hào)的設(shè)計(jì)展開的。

圖4

    由ＨＣＳ、ＨＤＳ１和ＨＤＳ２共同作用產(chǎn)生的ＨＰＩ口內(nèi)部信號(hào)ＨＳＴＲＯＢＥ的上升沿和下降沿，直接控制著送入ＨＰＩ端口的數(shù)據(jù)信號(hào)和控制信號(hào)，而且ＨＳＴＲＯＢＥ變化速率決定了數(shù)據(jù)傳輸?shù)乃俾?，由此可見，該信?hào)是一個(gè)非常關(guān)鍵的信號(hào)。這里ＨＣＳ信號(hào)作為字節(jié)傳輸標(biāo)志信號(hào)，它在一次數(shù)據(jù)傳輸?shù)倪^程中始終保持有效。而在數(shù)據(jù)傳輸結(jié)束之后，將ＨＣＳ拉高即可控制ＨＲＤＹ信號(hào)，以使其恢復(fù)到初始狀態(tài)，從而為下一次的讀寫操作做好準(zhǔn)備。設(shè)計(jì)時(shí)，可用ＨＤＳ１或ＨＤＳ２中的一個(gè)固定接至高電平，另一個(gè)用來控制ＨＳＴＲＯＢＥ以產(chǎn)生上升沿和下降沿。筆者在設(shè)計(jì)時(shí)將ＨＤＳ１固定接高電平，并由ＡＤＳ和ＨＲＤＹ信號(hào)產(chǎn)生邏輯來控制ＨＤＳ２信號(hào)。當(dāng)ＨＲＤＹ處于無效狀態(tài)（即ＨＰＩ端口未準(zhǔn)備就緒）時(shí)，ＨＤＳ２信號(hào)不變，不采樣任何信號(hào)；而當(dāng)ＨＲＤＹ有效時(shí)，ＨＤＳ２信號(hào)同ＡＤＳ信號(hào)保持一致，并在ＡＤＳ的下降沿采樣控制信號(hào)，在上升沿采樣數(shù)據(jù)信號(hào)。另外，在一次傳輸開始之前和結(jié)束之后，ＨＤＳ２都要保持為高電平。

對于其它一些控制信號(hào)（如高低字節(jié)標(biāo)志信號(hào)ＨＨＷＩＬ），由于它們是隨著ＨＳＴＲＯＢＥ上升沿的出現(xiàn)不斷產(chǎn)生０和１的交替變化，所以，可用ＨＤＳ２作為時(shí)鐘輸入的兩分頻電路來產(chǎn)生ＨＨＷＩＬ；而ｌｏｃａｌ ｂｕｓ申請應(yīng)答信號(hào)ＬＨＯＬＤＡ，則可由ＬＨＯＬＤ信號(hào)經(jīng)一個(gè)ＬＣＬＫ的延遲后輸出產(chǎn)生；ＨＣＮＴＬ[０：１]接兩根地址線，以便由上層驅(qū)動(dòng)程序來控制對ＨＰＩ口內(nèi)部不同寄存器的訪問，并由ＬＷ／ Ｒ接反相器來產(chǎn)生Ｒ／ Ｗ信號(hào)。其原理圖如圖４所示。

３　結(jié)束語

本文提供的這種設(shè)計(jì)方法經(jīng)過實(shí)際運(yùn)行檢驗(yàn)，可以保證ＰＬＸ９０５４和ＤＳＰ之間的可靠連接，且邏輯關(guān)系簡單。由于數(shù)據(jù)線可以完全獨(dú)立于ＣＰＬＤ之外直接連接，可有效節(jié)約成本，因而具有較高的實(shí)用價(jià)值和經(jīng)濟(jì)價(jià)值。