基于定點(diǎn)DSP的軟件鎖相環(huán)的設(shè)計(jì)和實(shí)現(xiàn)

低軌小衛(wèi)星通信是近年來衛(wèi)星通信應(yīng)用中一個(gè)方興未艾的重要領(lǐng)域,“創(chuàng)新一號(hào)”小衛(wèi)星是我國(guó)研制的具有完全自主知識(shí)產(chǎn)權(quán)的存儲(chǔ)與轉(zhuǎn)發(fā)通信小衛(wèi)星,cascom手持終端是專門為這顆小衛(wèi)星研制的低功耗地面手持通信終端,支持調(diào)制數(shù)據(jù)速率達(dá)76.8kbps的BPSK窄帶信道?；赥I公司的低功耗16位定點(diǎn)數(shù)字信號(hào)處理器TMS320VC5510(最高運(yùn)算能力為200MIPS),完全用軟件實(shí)現(xiàn)低中頻數(shù)字接收機(jī),其中包括執(zhí)行載波恢復(fù)功能的軟件鎖相環(huán)SPLL(Software Phase-Locked Loops)。在用浮點(diǎn)算法實(shí)現(xiàn)軟件鎖相環(huán)時(shí),由于TMS320VC5510是一個(gè)定點(diǎn)DSP處理器,沒有浮點(diǎn)處理單元,只能用編譯器產(chǎn)生模擬浮點(diǎn)運(yùn)算的指令,運(yùn)算量需要67.2MIPS,效率很低,因此需要一種能在TMS320VC5510上執(zhí)行的定點(diǎn)算法,有效地降低運(yùn)算量。本文提出了一種48位定點(diǎn)擴(kuò)展精度算法實(shí)現(xiàn)SPLL,提高了效率,減少了運(yùn)算量,同時(shí)保證了環(huán)路計(jì)算的精度和動(dòng)態(tài)范圍。 

1 軟件鎖相環(huán) 

1.1 軟件鎖相環(huán)的結(jié)構(gòu) 

    圖1表示軟件數(shù)字接收機(jī)中的解調(diào)器。它包括一個(gè)由改進(jìn)的costas環(huán)路^[1]構(gòu)成的載波跟蹤環(huán)路。 

 

 

    采樣后的中頻信號(hào)經(jīng)過數(shù)字混頻,濾掉高頻分量,通過改進(jìn)的costas環(huán)路產(chǎn)生控制信號(hào),控制數(shù)控振蕩器(NCO)得到新的本振參考信號(hào)。其中的相位檢測(cè)器和環(huán)路濾波器結(jié)構(gòu)如圖2所示。 

 

 

1.2 軟件鎖相環(huán)的設(shè)計(jì) 

    由圖2可見,SPLL的計(jì)算由計(jì)算相位誤差和更新環(huán)路中間變量、輸出控制信號(hào)兩部分組成。算法描述可用偽碼表示: 

 

    算法描述中的中斷周期就是環(huán)路采樣時(shí)間間隔。 

    中斷發(fā)生后,第一步讀取基帶同相項(xiàng)數(shù)據(jù)和正交項(xiàng)數(shù)據(jù) 

   

    A是基帶信號(hào)幅度,θ_e是相位誤差。第二步計(jì)算硬判決的同相數(shù)據(jù)乘以相位誤差。 

   

    由式(3)、(5)和(6)得: 

    即把同相數(shù)據(jù)硬判決后結(jié)果乘以正交項(xiàng)數(shù)據(jù)后再乘以歸一化因子K_norm。K_norm初始值由I_baseband和Q_baseband的初始值決定, 

   

    由于定時(shí)恢復(fù)環(huán)路和AGC(自動(dòng)增益控制)環(huán)路的作用,K_norm在解調(diào)過程中近似保持恒定。第三步更新環(huán)路中間變量s_pll(n), 

   

    f₀是固定的NCO中心頻率。至此,一次完整的SPLL計(jì)算完成。 

    在第三步和第四步計(jì)算中,環(huán)路濾波器系數(shù)C₁,C₂可以通過環(huán)路采樣時(shí)間間隔T(或者環(huán)路更新時(shí)間間隔)、環(huán)路自由頻率ω_n及環(huán)路阻尼系數(shù)ζ確定,如下兩式^[2]: 

   

    K_d為相位檢測(cè)器的增益,由于在實(shí)現(xiàn)軟件鎖相環(huán)時(shí),基帶信號(hào)的同相和正交分量都經(jīng)過歸一化處理,故K_d=1;K₀為數(shù)控振蕩器的增益,K₀=2πT。T為調(diào)制數(shù)據(jù)速率的倒數(shù)(1/76800),ζ一般取0.707。在啟動(dòng)載波恢復(fù)之前有一個(gè)頻率捕獲過程,通過1024點(diǎn)的FFT,可保證接收的中頻信號(hào)與本振信號(hào)之間的頻率差Δf₀最大不超過75Hz。另外系統(tǒng)設(shè)計(jì)要求SPLL的捕獲時(shí)間(pull in time)小于50ms,由此可以確定環(huán)路自由頻率ω_n。ω_n>150(rad·Hz),取ω_n=300(rad·Hz)。將K₀、K_d、ζ、ω_n、T代入式(3)、(4)得,C₁=67.3273309,C₂=0.1859953。 

2 48位定點(diǎn)擴(kuò)展精度算法 

    圖3描述的算法在TMS320VC5510上用C語言直接利用浮點(diǎn)運(yùn)算實(shí)現(xiàn)時(shí),只能通過C編譯器產(chǎn)生模擬浮點(diǎn)運(yùn)算的定點(diǎn)指令。這種方法效率很低,每次環(huán)路計(jì)算需耗費(fèi)875個(gè)指令周期。在調(diào)制數(shù)據(jù)速率為76.8kbps的數(shù)字接收機(jī)中,需要67.2MIPS的運(yùn)算量。為了降低環(huán)路計(jì)算的運(yùn)算量,同時(shí)保持浮點(diǎn)運(yùn)算具有動(dòng)態(tài)范圍大、精度高的優(yōu)點(diǎn),筆者提出了一種48位定點(diǎn)擴(kuò)展精度計(jì)算的方法。參加運(yùn)算的每個(gè)操作數(shù)由三個(gè)16位定點(diǎn)數(shù)W₂、W₁、W₀級(jí)聯(lián)表示,其中高16位為二進(jìn)制補(bǔ)碼的整數(shù)部分,低32位為二進(jìn)制補(bǔ)碼的小數(shù)部分,符號(hào)位在最高位,也可稱為Q15.32格式,如圖3所示。 

 

 

    一個(gè)Q15.32數(shù)的表示范圍是(-32768,32768),小數(shù)分辨率是遠(yuǎn)遠(yuǎn)超過16位定點(diǎn)表示的精度,以下用加(ADD_48)、減(SUB_48)、乘(MULT_48)三種基本運(yùn)算來說明定點(diǎn)擴(kuò)展精度算法。操作數(shù)X由X₂、X₁、X₀構(gòu)成,操作數(shù)Y由Y₂、Y₁、Y₀構(gòu)成,結(jié)果W由W₂、W₁、W₀構(gòu)成。執(zhí)行48位加法運(yùn)算時(shí),W₂W₁W₀=X₂X₁X₀+Y₂Y₁Y₀,首先把小數(shù)部分X₁X₀和Y₁Y₀相加,結(jié)果保存到W₁W₀中,產(chǎn)生的進(jìn)位位CARRY與X₂、Y₂相加,結(jié)果保存到W₂。執(zhí)行48位減法運(yùn)算時(shí),W₂W₁W₀=X₂X₁X₀-Y₂Y₁Y₀,首先X₁X₀減去Y₁Y₀,結(jié)果保存到W₁W₀,產(chǎn)生借位位BORROW,再由X₂減去Y₂和借位位BORROW,結(jié)果保存到W₂。兩個(gè)Q15.32數(shù)相乘時(shí),乘積是一個(gè)Q30.64數(shù),出于前面實(shí)現(xiàn)SPLL時(shí)對(duì)動(dòng)態(tài)范圍和計(jì)算精度的要求,該Q30.64數(shù)可以雙向截位為Q15.32的48位定點(diǎn)數(shù)。具體做法是保留符號(hào)位和整數(shù)部分的低15位以及小數(shù)部分的高32位。48位定點(diǎn)數(shù)的乘法由圖4所示。 

 

 

    除了以上加、減、乘三種基本運(yùn)算外,48位定點(diǎn)擴(kuò)展精度算法還包括取負(fù)(NEG_48)、數(shù)據(jù)拷貝(MOVE_48)兩種操作。取負(fù)操作即將X₁X₀取負(fù),結(jié)果保存到W₁W₀,產(chǎn)生借位位BORROW,再用0減去X₂和借位位BORROW,結(jié)果保存到W₂;數(shù)據(jù)拷貝,即把X₁X₀拷貝到W₁W₀,X₂拷貝到W₂。 

    在TMS320VC5510可編程DSP的基礎(chǔ)上,利用48位定點(diǎn)擴(kuò)展精度算法實(shí)現(xiàn)SPLL。在實(shí)現(xiàn)過程中,采取了模塊化的思路。首先,把SPLL整個(gè)環(huán)路計(jì)算封裝成一個(gè)可調(diào)用的C語言函數(shù)。函數(shù)參數(shù)包括C₁、C₂、K_norm、基帶信號(hào)的I及Q分量、環(huán)路中間變量、調(diào)整頻率。DSP的中斷例程(ISR)可以直接調(diào)用環(huán)路計(jì)算函數(shù),而且通過輸入不同的C₁、C₂,適用于不同的載波恢復(fù)環(huán)路中。另外,在函數(shù)內(nèi)部用匯編語言進(jìn)行編程,以充分利用DSP的計(jì)算能力,把48位定點(diǎn)擴(kuò)展精度算法的五個(gè)基本操作封裝成用匯編指令寫的宏(macro),對(duì)照計(jì)算流程,調(diào)用這些宏,完成SPLL的核心計(jì)算部分。經(jīng)統(tǒng)計(jì),每次環(huán)路計(jì)算需132個(gè)指令周期,總的運(yùn)算量10.1MIPS,是浮點(diǎn)算法運(yùn)算量(67.2MIPS)的14%。 

    用48位擴(kuò)展精度算法實(shí)現(xiàn)軟件接收機(jī)中的SPLL,解決了浮點(diǎn)算法運(yùn)算量大的問題,同時(shí)還具備浮點(diǎn)算法動(dòng)態(tài)范圍大、精度高的優(yōu)點(diǎn),已經(jīng)成功應(yīng)用于“創(chuàng)新一號(hào)”小衛(wèi)星地面手持低功耗通信終端中。另外,本文提出的SPLL實(shí)現(xiàn)算法,通過修改環(huán)路濾波器系數(shù),也可以應(yīng)用在其他軟件接收機(jī)中,具有很好的擴(kuò)展性。