基于FIFO的DDC與DSP高速數(shù)據(jù)傳輸實現(xiàn)

軟件無線電數(shù)字中頻接收機通常采用可編程數(shù)字下變頻器DDC和DSP的實現(xiàn)方案。中頻模擬信號通過A/D數(shù)字化，送入DDC混頻、抽取濾波處理，DSP接收到的是DDC輸出的低速零中頻信號，其后的解調、譯碼、信號識別等算法都可以用DSP來實現(xiàn)。
1 系統(tǒng)器件的選用
　　高速DSP具有精度高、靈活性大，可以采用多種性能優(yōu)良的數(shù)字信號處理算法，其強大的數(shù)據(jù)處理能力適用于高速、重復性和數(shù)值運算密集型的實時處理。本設計選用TI公司的TMS320C6201 DSP，其時鐘頻率200MHz、最高1 600MIPS的數(shù)據(jù)處理能力，可以滿足軟件無線電的零中頻信號處理要求。
　　由于ADC的高數(shù)據(jù)率輸出，用DSP進行實時處理會有很大壓力。在DSP進行運算之前，需要進行數(shù)字下變頻以降低數(shù)據(jù)率。設計選用Harris公司的HSP50214B數(shù)字下變頻器件， HSP50214B輸入數(shù)據(jù)為14位，最大輸入速率為65MS/s，支持偏移碼和2的補碼兩種輸入格式。最大抽取因子為2，具備多種輸出格式，包括I/Q通道數(shù)據(jù)、幅度、相位和頻率輸出等，能夠直接解調AM、FM和QASK等信號，內(nèi)部有256個控制字，用戶可以由此設置載波中心頻率、抽取因子、輸出格式與方式等參數(shù)。內(nèi)部結構如圖1所示。

HSP50214B的輸出方式有三種模式：直接并行輸出、緩沖模式輸出和串行輸出。本設計HSP50214B采用并行直接輸出模式，此模式下，HSP50214B輸出兩組16位的實時數(shù)據(jù)：AOUT(15:0)和BOUT(15:0)，AOUT端口可以輸出數(shù)據(jù)I、幅度和頻率。BOUT端口可以輸出數(shù)據(jù)Q、相位和幅度。
2 FIFO雙向接口設計
　　工作過程：ADC輸出的14bit中頻信號經(jīng)鎖存器輸入到HSP50214B，在HSP50214B中經(jīng)程控的NCO驅動混頻器后，混頻得到更低的中頻信號或零中頻信號，該信號經(jīng)積分梳狀濾波器(CIC)和有限沖激響應濾波器(FIR)抽取濾波，最后將得到的信號以所需格式輸出送DSP處理。
　　如果DDC直接與DSP的外部存儲器接口（EMIF）連接傳輸數(shù)據(jù)，由于DSP需擴展外部存儲器，與采樣數(shù)據(jù)輸入共用僅有的一條外部總線，CPU要進行外部存儲器的訪問，不允許數(shù)據(jù)采集始終占用外部總線。另外，如果存儲控制系統(tǒng)不能及時接收數(shù)據(jù)，上次采樣的數(shù)據(jù)會馬上被下次的數(shù)據(jù)更新，造成數(shù)據(jù)丟失。因此DDC與DSP之間需采用高速緩存。
　　目前常用的緩存有FIFO、SRAM及雙口RAM等。雙口RAM和SRAM存儲量較大，但必須配以復雜的地址發(fā)生器。本設計只需要單向的數(shù)據(jù)傳輸，對于FIFO芯片，數(shù)據(jù)順序進出，且允許數(shù)據(jù)以不同的速率寫入和讀出，外圍電路簡單，所以選用TI公司SN74ACT7804 FIFO作為數(shù)據(jù)緩存，在HSP50214B與DSP之間將兩片F(xiàn)IFO并列，分別緩存HSP50214B輸出的AOUT和BOUT兩路16bit的數(shù)據(jù)。
　　TI公司的SN74ACT7804是512×18bit的觸發(fā)式FIOF存儲器，單向數(shù)據(jù)傳輸，有空(/EMPTY)、滿(/FULL)、半滿(Half-Full)狀態(tài)標志引腳，還有可編程的近滿/近空(Almost-FulL/Almost-Empty)狀態(tài)標志，處理數(shù)據(jù)的速度可達到50MHz。
2.1 FIFO與DDC接口設計
　　在設計DDC與FIFO接口時，應仔細考慮DDC及所選中間邏輯器件的時序和延時特性，以保證數(shù)據(jù)的有效傳輸。HSP50214B采用并行直接輸出模式，HSP50214B輸出兩組16位的數(shù)據(jù)：AOUT(15:0)和BOUT(15:0)，信號直接與兩FIFO低16位輸入數(shù)據(jù)線連接，F(xiàn)IFO輸入時鐘信號LDCK由HSP50214B的/DATARDY信號提供。當HSP-50214B中的數(shù)據(jù)在并行數(shù)據(jù)總線上準備輸出時，/DATARDY引腳會在PROCCLK時鐘的第一個下降沿產(chǎn)生一個下降沿的電平跳變，并會持續(xù)一個PROCCLK時鐘周期的低電平。同時，可用此低電平來控制并行輸出使能/OEAL、/OEAH、/OEBL和/OEBH。由于FIFO的信號輸入時鐘LDCK在上升沿時有效，所以需要將/DATARDY信號反向后供給。[!--empirenews.page--]
2.2 FIFO與DSP EMIF接口
　　TMS320C6201的外部存儲器接口（EMIF）是32位接口，HSP50214B的AOUT和BOUT兩路16位分別經(jīng)兩FIFO的低16位與EMIF的 32位接口連接，DSP同時讀取AOUT和BOUT兩路數(shù)據(jù)存放于內(nèi)部存儲器，數(shù)據(jù)在存儲器中奇偶分離，可以采用32位或16位的訪問方式存取數(shù)據(jù)，這樣充分利用DSP的硬件資源，保證了數(shù)據(jù)的高速傳輸。由于TMS320C6201只有一個外部總線接口，F(xiàn)IFO與DSP通過EMIF相連接，所以必須注意數(shù)據(jù)采集與連接到外部總線上的其他外部設備或存儲器對使用總線的沖突，要保證沒有其他外圍設備長時間占用外部總線，否則發(fā)生總線使用沖突時將導致采集數(shù)據(jù)丟失。
　　對于讀FIFO的讀操作，這里用到EMIF異步存儲器控制信號:輸出使能（/AOE）和讀使能（/ARE）以及外部空間選擇信號(/CE0)。DDC、FIFO、DSP間的接口電路如圖2所示。從圖2中邏輯關系可看出，當/AOE與/CEn都有效時，OE有效，片選使能兩個FIFO。當/CEn和/ARE同時低電平有效時，UNCK無效，待讀出的數(shù)據(jù)在此時進行初始化，隨后ARE會跳變?yōu)檎娖?，使UNCK產(chǎn)生上升沿，F(xiàn)IFO中數(shù)據(jù)被讀出。圖2中兩個FIFO的半滿信號HF經(jīng)過一個“與”門連接至DSP外部中斷引腳EXT-INT5。當兩個FIFO皆達到半滿時“與”門輸出由低變高，上升沿觸發(fā)DSP外部中斷EXT-INT5，DSP啟動DMA（直接存儲器存?。┮酝话l(fā)的方式讀取FIFO數(shù)據(jù)。FIFO1中數(shù)據(jù)作為低16位，F(xiàn)IFO2中數(shù)據(jù)作為高16位，合并為32位數(shù)據(jù)讀入DSP內(nèi)部存儲空間。

3 接口時序
　　設計中，F(xiàn)IFO采用半滿信號。若FIFO使用滿(/FULL)狀態(tài)信號，則滿(/FULL)狀態(tài)位有效時，觸發(fā)DMA開始數(shù)據(jù)傳輸；如在滿信號和DMA傳輸之間仍有數(shù)據(jù)出現(xiàn)在數(shù)據(jù)線上，則因為此時LDCK對FIFO無效，待DMA開始數(shù)據(jù)傳輸時才允許數(shù)據(jù)寫入,所以可能丟失采集數(shù)據(jù)。本設計中采用半滿(HF)信號作為標志位，在半滿時，開始DMA傳輸，不中斷數(shù)據(jù)寫入FIFO。由于ADC數(shù)據(jù)寫入FIFO速度小于EMIF讀出速度，所以后續(xù)數(shù)據(jù)不會覆蓋原來的有效數(shù)據(jù)，采樣數(shù)據(jù)不會丟失。
　　EMIF讀FIFO邏輯關系如下：UNCK=/CE+/ARE，LDCK=/CE+/AWE，OE=/CE+/AOE，讀FIFO時序如圖3所示。

本設計利用雙FIFO結構實現(xiàn)DDC與DSP間的32位數(shù)據(jù)緩沖，保證了數(shù)據(jù)的高速有效傳輸。FIFO與DSP采用32位的接口方式，DSP EMIF讀取FIFO采用DMA的數(shù)據(jù)傳輸方式，充分利用了DSP的硬件資源以提高系統(tǒng)實時處理能力，能夠滿足軟件無線電的中頻數(shù)字信號處理要求。